2013-2014, semester genap, trt, kuliah 3

Teknologi Rangkaian Teknologi Rangkaian

TerintegrasiTerintegrasi

UNHAS Jurusan Teknik Elektro UNHAS Jurusan Teknik Elektro Nomor Kode: 474TT2Nomor Kode: 474TT2

Teknologi Rangkaian Terintegrasi, Lecture 3, Slide 1 Dipl.-Ing. Andreas Vogel

Kuliah 3: PerancanganKuliah 3: PerancanganGerbang Logika DasarGerbang Logika Dasar(Standard(Standard--Cell) CMOSCell) CMOS

Dipl.-Ing. Andreas Vogel

Pengertian Gerbang Logika CMOS (1)Pengertian Gerbang Logika CMOS (1)

Kombinasi dua jaringan (network)

Jaringan pull-up (PUN) Rangkaian PMOS

(mentransfer 1 dengan baik)

VDD

F(In1,In2,InN)

In1In2

InN

PUN

PMOS only


Jaringan pull-down (PDN) Rangkaian NMOS

(mentransfer 0 dengan baik) Output PDN diinversikan

PUN dan PDN saling mengimbangi (komplemen) DeMorgan: A+B PDN = A*B PUN A*B PDN = A+B PUN

F(In1,In2,InN)

In1In2

InN

PDN

NMOS only

Pengertian Gerbang Logika CMOS (2)Pengertian Gerbang Logika CMOS (2)

Baik PUN maupun PDN seharusnya aktif(a) Output digabungkan dengan

VDD atau VSS(b) Output tidak menentu

(tidak dibolehkan)


Gerbang Inverter (NOT)Gerbang Inverter (NOT)

Vdd

A Out


Gnd

Out

(b) (c)

OutA

(a)

(a) Simbol (b) Skematik (c) Layout

Transistor NMOSTransistor NMOS

berhubung seri / paralelberhubung seri / paralel

X Y

A B

Y = X jika A AND B

Saklar NMOS tutup jika inputnya 1


X Y

X Y

A

B Y = X jika A OR B

Transistors NMOS mentransfer 0 yang kuat tetapi 1 yang lemah!!!

Transistor PMOSTransistor PMOS

berhubung seri / paralelberhubung seri / paralel

Saklar PMOS tutup jika inputnya 0

X Y

A B

Y = X if A AND B = A + B


Transistors PMOS mentransfer 0 yang lemah tetapi 1 yang kuat!!!

X Y Y = X if A AND B = A + B

X Y

A

B Y = X if A OR B = AB

Gerbang NANDGerbang NAND

Vdd

A


AB Out

(a) (c)

Gnd

A

B

(b)


Gerbang NORGerbang NOR

Vdd


B

Out

A

Gnd

(b)(a)

AB

Out

(c)


Gerbang ANDGerbang AND

(a) Simbol

A

BNAND OutINV


(a) Simbol

(b) Layout

Gerbang ORGerbang OR

(a) Simbol

A

B

OutNOR INV


(a) Simbol

(b) Layout

Gerbang XOR dari Gerbang DasarGerbang XOR dari Gerbang Dasar

A

A B NOR AND OR INV = XOR

0 0 1 0 1 0

0 1 0 0 0 1

1 0 0 0 0 1

1 1 0 1 1 0


BOut

(a) Skematik

AB

Out(b) Simbol

(c) Layout

Recomendasi DesainRecomendasi Desain

Ukuran NMOS and PMOS yang sama mengakibatkan perilaku timing yang tidak simetris


Lmin = 2 * Lambda

Lnmos = Lpmos = Lmin

Wnmos = 2 * Lmin

Wpmos = 2 * Wnmos orWpmos = 3 * Wnmos

Ukuran NMOS dan PMOS yang ...Ukuran NMOS dan PMOS yang ...

... sama (W pmos =Wnmos ) ... tidak sama (W pmos = 3*Wnmos )

in in


t f=4ps t r= 8ps t f= 5ps t r= 5psinv inv

Pengertian StandardPengertian Standard--Cell dan Cell dan

Gerbang Logika DasarGerbang Logika Dasar

Sekumpulan sel-sel standar yang menggambarkan susunan fisik (layout) dari

gerbang-gerbang logika dasar seperti NOT, AND, OR, NAND, dan NOR.


NAND, dan NOR.

Standard-Cells disimpan sebagai sel-sel pustaka yang bila dibutuhkan dapat digunakan langsung untuk

mensintesa rangkaian logika yang lebih kompleks.

Prosedur Merancang StandardProsedur Merancang Standard--CellCell

Layout standard-cell untuk tiap-tiap gerbang logika.

Save setiap sel dan beri nama sesuai nama selnya (misalnya: not.msk, nor.msk, nand.msk)

Setiap ingin mendesain, place setiap komponen


Setiap ingin mendesain, place setiap komponenyang dibutuhkan

dengan cara meng-instantiasi sel-sel dari file sel.msk (File->Insert Layout) atau

melewat menu Compile ->Compile one line. Route sesuai dengan jalur koneksi rangkaian.

Proses Place & Route:Proses Place & Route:Contoh Rangkaian LogikaContoh Rangkaian Logika

Rangkaian Logika terdiri dari: 2 Input, 1 Output, 3 Gerbang NAND, 1 Gerbang NOT, 1 Gerbang NOR, dan 1 Gerbang AND


1

1

2

3

AB

Out

1

1

Prosedur PlaceProsedur Place

Nand1 Nand2 Nand3

Instantiasi sel-sel sesuaidengan jenis dan jumlah sel yang dibutuhkan Tempatkan sel-sel

tersebut secara teraturArea kosong antara dua


Not Nor1 And1

tersebut secara teratur upayakan sel-sel

menempati area bujur-sangkar/empatpersegi Sisakan area kosong

antara dua kapling baris untuk routing area

Area kosong antara dua kapling baris (routing area)

Prosedur RouteProsedur Route

Nand1 Nand2 Nand3

Sambungkan komponen-komponen tadi sesuai netlist rangkaian Gunakan metal3 untuk

jalur koneksi horizontal Gunakan metal2 untuk


Not Nor1 And1

BA

Out

Gunakan metal2 untuk jalur koneksi vertikal Gunakan metal1 untuk

jalur koneksi lokal Bila memungkinkan

dapat digunakan poly untuk koneksi antar poly yang tidak begitu panjang

HasilHasilPlace & RoutePlace & Route

(B) satu baris: 85um^2 (0,12um)

(A) dua baris: 70um^2 (0,12um)


Lab: Interkoneksi Lab: Interkoneksi (Efek RC)(Efek RC)


(Efek RC)(Efek RC)

2013-2014, semester genap, trt, kuliah 3

Documents