DATA PERCOBAAN PRAKTIKUM 8 FLIP-FLOPPercobaan 1: Membangun RS flip-flop dari gerbang logika dasarTabel 8.5: Tabel hasil percobaanTabel 8.6: Tabel hasil percobaanSTATESA4A3F6F7

00011

1010

2001

310

STATESA5A1F6F7

00001

1001

2001

301

Rangkaian pada table 8.5 dan table 8.6 ANALISA1. Percobaan 1 Tabel 8.5 menggunakan gerbang NAND untuk membangun RS flip flop . Rangkaian RS ini ketika pada keadaan Set 1 maka output 1 tetapi jika keadaan Reset 0 maka output 0. A4 dan A3 merupakan input dimana A4 adalah R(Reset) dan A3 adalah S(Set). Lalu F6 dan F7 merupakan output(Qn+1), nilai F7 merupakan kebalikan dari F6. Qn merupakan kondisi output sekarang yaitu pada saat power ON atau alat percobaan baru saja dinyalakan, sedangkan Qn+1 merupakan kondisi output selanjutnya. Nilai F6 pada states 0, yaitu saat A4=A3=0, adalah 1. Sesuai dengan tabel kebenaran, nilai F6 pada state 0 merupakan nilai Qn, sehingga saat ini Qn=1. Saat A4=0 dan A3=1(diberi pulsa negatif), maka nilai F6 akan menjadi 1. Dan saat A3=0 dan A4=1(diberi pulsa negatif), maka nilai F6 akan menjadi 0. Selanjutnya jika A4=A3=1(sama-sama diberi pulsa negatif), maka nilai F6-nya (hasil output) akan bergantung pada pemberian input yang paling terakhir, yaitu 1. Saat power alat percobaan dimatikan, lalu dinyalakan kembali setelah beberapa menit, maka nilai output F6 dan F7 yang dihasilkan akan sama dengan sebelumnya(tetap).

2. Pada table 8.6 hampir sama dengan table 8.5 , perbedaannya hanya pada pulsa yang digunakan. Tabel 8.5 menggunakan pulsa negatif, sedangkan tabel 8.6 menggunakan pulsa positif. Input A5 merupakan R(Reset) dan A1 merupakan S(Set). Saat pertama kali power ON nilai F6 pada state 0 merupakan Qn yaitu keadaan awal sehingga saat ini Qn = 0 .

Saat A5 =0 dan A1 = 1 (diberi pulsa positif) maka nilai F6 tetap 0. Ini tidak sesuai dengan table kebenaran , yang mana output F6 tetap bernilai 0 walaupun diberi input barapapun. Perbedaan data dengan table kebenaran ini dikarenakan kesalahan praktikan atau kesalahan pada hardware/modul yang digunakan. Dan nilai F7 merupakan kebalikan dari F6. Berikut adalah tabel kebenaran R-S Flip-Flop.

Tabel kebenaran R-S Flip-Flop

Percobaan 2: Membangun D flip-flop dengan R-S flip-flopTabel 8.7: Tabel hasil percobaanCKA1F6

000

010

00

11

Analisa :3. Percobaan di atas merupakan percobaan untuk membangun D flip-flop dengan R-S flip-flop. Nilai yang dapat mempengaruhi perubahan output adalah nilai pada saat CK=1 dan A1=0 serta saat CK=A1=1. CK dan A1 merupakan input dimana CK adalah Sinyal Clock, flip-flop akan berubah kondisinya ketika CK terdeteksi. Saat CK=A1=0, nilai F6 adalah 0. Karena F6=0 maka Qn=0. Pada saat CK=0 dan A1=1, maka nilai F6=Qn, yaitu 0( sesuai tabel kebenaran D flip-flop). Lalu saat CK=1(diberi pulsa positif), maka F6=0 dan saat CK=A1=1, maka F6 bernilai 1 karena nilai output akan bergantung pada pemberian nilai input yang paling terakhir. Hal ini sesuai dengan tabel kebenaran D flip-flop berikut.

Tabel Kebenaran D Flip-flop

Percobaan 3: Membangun JK flip-flop dengan D flip-flopTabel 8.8: Tabel hasil percobaanCK2A5A1F6

000

011

100

111

Analisa :4. Pada table 8.8 diatas merupakan percobaan membangun JK flip-flop dengan D flip-flop . Input A5 adalah J, dan A1 adalah K. Sama dengan D Flip-flop, jika CK=0 maka nilai Qn+1 akan sama dengan nilai Qn atau nilai sebelumnya, yaitu saat CK=0, maka nilai Qn+1=Qn. Namun saat CK bernilai 1, maka kondisi flip-flop akan berubah. Oleh karena itu, pada percobaan ini yang dilakukan hanya pada saat CK2=1. Saat CK=1, J=K=0, maka nilai outputnya akan sama dengan nilai Qn, yaitu 0. Lalu saat J=0 dan K=1, maka nilai F6=1, dan saat J=1 dan K=0, maka nilai F6=0. Selanjutnya, saat J=K=1(sama-sama diberi pulsa positif), maka nilai F6(Qn+1)=Qn, yaitu 1. Sehingga pada percobaan ini, yang mempengaruhi perubahan output (Qn+1) adalah pada saat CK=1, J=0, K=1 dan juga pada saat CK=1, J=1, K=0.

KESIMPULAN1) Flip-flop merupakan rangkaian yang input dan outputnya dapat berubah-ubah dari awal dinyalakan power On lalu dimatikan dan dinyalakan kembali serta saling bergantung satu sama lainnya.2) Pada D flip-flop dan JK flip-flop, apabila nilai CK adalah 1, maka kondisi flip-flop akan berubah. Namun jika nilai CK adalah 0, maka nilai Qn+1=Qn.3) Pada R-S Flip-flop dan D flip-flop, pada saat input sama-sama bernilai 1, maka output akan bergantung pada nilai dari input yang paling terakhir, karena walaupun pemberian nilai input secara bersama-sama, namun tetap saja pasti terdapat perbedaan kecepatan antara keduanya..