xii. rangkaian logika sekuensial sinkron · rangkaian logika sekuensial sinkron aa..pendahuluan...

XII.XII. RANGKAIAN LOGIKA RANGKAIAN LOGIKA SEKUENSIAL SINKRONSEKUENSIAL SINKRON

AA.. PENDAHULUANPENDAHULUAN

R.Kombinasi Onal

Flip-FlopPulsa Clock

Pulsa Clock

Input Output

B.B. LATCHESLATCHES

11.. RSRS –– FFFF == ResetReset –– SetSet FlipFlip --FlopFlop

== BistableBistable

== OneOne BitBit MemoryMemory

•• SimbolSimbol RSRS –– FFFF

RS - FFS

R

Q

Q

•• KomponenKomponen RSRS –– FFFFaa..GerbangGerbang NANDNAND

TabelTabel kebenarankebenaran

S

R

Q

Q

I N P U T I N P U T O U T P U T O U T P U T R SR S Q Q’Q Q’0 00 00 10 11 01 01 11 1

1 11 10 10 11 01 0

Qn Qn’Qn Qn’

bb.. GerbangGerbang NORNOR

TabelTabel kebenarankebenaran

S

RQ

Q

I N P U T I N P U T O U T P U T O U T P U T R SR S Q Q’Q Q’0 00 00 10 11 01 01 11 1

Qn Qn’Qn Qn’0 10 11 01 00 00 0

2.2. CLOCKED RS CLOCKED RS -- FFFF

•• SimbolSimbol

•• DiagramDiagram logikalogika

RS - FFS

R

Q

QClk

S

R

Q

QClk

•• TabelTabel kebenarankebenaranI N P U T I N P U T O U T P U T O U T P U T

Q S RQ S R Q Q n+1n+10 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 1

000011xx110011xx

x = indeterminatex = indeterminate

QQnn = PS (Present State)= PS (Present State)

QQn+1n+1 = NS (Next State)= NS (Next State)

• • PersamaanPersamaan

karakteristikkarakteristikQ Q n + 1n + 1 = S + R Q= S + R Q

S R = 0S R = 0

3.3. DATA DATA –– FF ( D FF ( D –– FF )FF )

•• SimbolSimbol


D - FFD QQ’Clk

SQ

Q’Clk

•• TabelTabel kebenarankebenaran

•• PersamaanPersamaan karakteristikkarakteristik

44.. TOGGLETOGGLE –– FFFF (( TT –– FFFF ))•• SimbolSimbol

I N P U T I N P U T O U T P U T O U T P U T QQnn DD Q Q n+1n+10 00 00 10 11 01 01 11 1

00110011

Q n + 1 = D Q n + 1 = D

T - FFD Q

QClk


•• TabelTabel kebenarankebenaran

•• PersamaanPersamaan karakteristikkarakteristik

Q Q n + 1n + 1 = T Q’ + Q T’= T Q’ + Q T’

I N P U T I N P U T O U T P U T O U T P U T Q TQ T Q Q n+1n+10 00 00 10 11 01 01 11 1

00111100

TClk

Q

Q’

5.5. JK JK -- FFFF

•• SimbolSimbol


JK - FFJ Q

Q’KClk

J

K

Clk

Q

Q’

•• TabelTabel kebenarankebenaranI N P U T I N P U T O U T P U T O U T P U T

QQnn J KJ K Q Q n+1n+10 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 1

0000111111001100

• • Persamaan karakteristikPersamaan karakteristik

Q Q n + 1n + 1 = J Q= J Qnn’ + K’ Q’ + K’ Qnn

XIII.XIII. RANGKAIAN LOGIKA RANGKAIAN LOGIKA SEKUENSIAL SINKRONSEKUENSIAL SINKRON

A. PROSEDUR PERANCANGAN RANGKAIAN SEKUENSIAL SINKRON11.. NyatakanNyatakan diagramdiagram keadaankeadaan (State(State diagram),diagram),

diagramdiagram waktu/alirwaktu/alir dalamdalam bentukbentuk tabeltabelpresentpresent statestate dandan nextnext state,state, kemudiankemudianmerubahmerubah tabeltabel tersebuttersebut menjadimenjadi tabeltabeleksitasieksitasi..

22.. MemilihMemilih jenisjenis FFFF untukuntuk menentukanmenentukanpersamaanpersamaan mooremoore atauatau meelymeely atauatau eksitasieksitasidengandengan metodemetode petapeta KK..

33.. MenggambarMenggambar rangkaianrangkaian sekuensialsekuensial sinkronsinkronyangyang dihubungkandihubungkan sistemsistem clockclock keke semuasemua FFFFagaragar semuasemua serempakserempak terkontrolterkontrol..

CONTOH 1CONTOH 1

Rancang rangkaian sekuensial sinkronRancang rangkaian sekuensial sinkronmenggunakan JKmenggunakan JK--FF untuk state tabel sbb.FF untuk state tabel sbb.

Present StatePresent State Next StateNext State

A BA B X = 0X = 0 X = 1X = 1

0 00 00 10 11 01 01 11 1

AA00111111

BB00000011

AA00001100

BB11111100

LANJUTAN ………LANJUTAN ………TabelTabel eksitasieksitasi dengandengan JKJK -- FFFF

PSPS INPUTINPUT NSNS INPUT JK INPUT JK -- FFFFA BA B XX A BA B JA KAJA KA JB KBJB KB0 00 00 00 00 10 10 10 11 01 01 01 01 11 11 11 1

0011001100110011

0 00 00 10 11 01 00 10 11 01 01 11 11 11 10 00 0

0 X0 X0 X0 X1 X1 X0 X0 XX 0X 0X 0X 0X 0X 0X 1X 1

0 X0 X1 X1 XX 1X 1X 0X 00 X0 X1 X1 XX 0X 0X 1X 1

Lanjutan ……..Lanjutan ……..PersamaanPersamaan karakteristikkarakteristikJAJA == BX’BX’ JBJB == XXKAKA == BXBX KBKB == (AX)’(AX)’ ++ AXAX == (A(A ⊕⊕ X)’X)’GambarGambar rangkaianrangkaian logikalogika

Q Q

K JB

Q Q

K JA

A’ A B’ B

X

CLK

B. B. PROSEDUR ANALISIS RANGKAIAN PROSEDUR ANALISIS RANGKAIAN SEKUENSIAL SINKRONSEKUENSIAL SINKRON

1. Tentukan variabel keadaan Flip - Flop

2.2. Tentukan persamaan eksitasi FlipTentukan persamaan eksitasi Flip--FlopFlop

3.3. Persamaan output Next State dapat Persamaan output Next State dapat diperoleh dari tabel dan persamaan diperoleh dari tabel dan persamaan karakteristik (D karakteristik (D –– FF, T FF, T –– FF, JK FF, JK –– FF FF dan RS dan RS –– FF)FF)

44.. TentukanTentukan tabeltabel transisitransisi menggunakanmenggunakanpetapeta -- KK

55.. BuatBuat diagramdiagram keadaankeadaan (state(state Diagram)Diagram)

Contoh …….Contoh …….AnalisaAnalisa dandan buatlahbuatlah diagramdiagram keadaankeadaan untukuntukrangkaianrangkaian logikalogika sbbsbb..

X Y1D1D-FF

D2

D-FF

Y1

Y2

Y2

Z

CLOCK

1

2

Lanjutan ……..Lanjutan ……..PersamaanPersamaan eksitasieksitasi

DD11 == YY11 YY22 XX

DD22 == XX ++ YY11 YY22

ZZ == YY11..YY22..XXPersamaanPersamaan outputoutput NextNext StateState (( IngatIngatpersamaanpersamaan karakteristikkarakteristik untukuntuk DD –– FFFF(Q(Q nn ++ 11 == DD ))

YY11 ((nn ++ 11)) == DD11 == YY11 YY22 XX

YY22 ((nn ++ 11)) == DD22 == XX ++ YY11 YY22

Lanjutan ……..Lanjutan ……..

Tabel TransisiTabel Transisi

01 , 001 , 000 , 000 , 0101001 , 001 , 000 , 000 , 0111101 , 001 , 011 , 011 , 0010101 , 001 , 011 , 011 , 00000

1100YY11YY22/X/X YY11YY22/X/X 00 11a 00a 00 a , 0a , 0 b , 0b , 0b 01b 01 c , 0c , 0 b , 0b , 0c 11c 11 a , 0a , 0 b , 0b , 0d 10d 10 a , 0a , 0 b , 0b , 0

ZYY22 ((nn + 1+ 1))

YY11 ((nn + 1+ 1))

STATE DIAGRAMSTATE DIAGRAM

b

c

a

dState redudantState redudant

(keadaan berlebih)(keadaan berlebih)0/00/0

0/00/0

0/00/0

1/01/0

0/00/0

1/11/1

1/01/0

1/01/0

Contoh 2.Analisa dan buatlah diagram keadaan untukrangkaian logika sbb.

Z

J2

K2

J1

K1

X Y1

Y1

Y2

Y2

CLK

Jawab.

Langkah 1/2Variabel keadaan pers. EksitasiJ1 = Y2(n)XK1 = Y2(n)J2 = XK2 = X’Z = Y1(n)Y2(n) output

inputinput

Langkah 3Pers. Output NS (JK – FF)

Y1(n+1) = Y1(n) (Y2(n))” + Y1(n) Y2(n)X= Y1(n) Y2(n) + (Y1(n))’ Y2(n)X

Y2(n+1) = Y2(n) (X)” + Y2(n)X= Y2(n)X + (Y2(n))’ X= X

QQn+1n+1 = Q= QnnK’ + QK’ + Qnn’’

Langkah 4Peta K tabel transisi

YY1n1nYY2n2n/X/X X = 0X = 0 X = 1X = 1

0000 00,000,0 01,001,0

0101 00,000,0 11,011,0

1111 10,010,0 11,011,0

1010 00,100,1 01,001,0

XXYY11YY22 00 11

aa a,0a,0 b,0b,0

bb a,0a,0 c,0c,0

cc d,0d,0 c,0c,0

dd a,1a,1 b,1b,1

YY1(n+1)1(n+1)YY2(n+1)2(n+1)

ZZ

Langkah 5Diagram keadaan

b

c

a

d

0/00/0

0/00/0

0/00/01/01/0

1/01/0

1/01/0

1/11/1

0/10/1

Latihan…….Latihan…….BuatBuat diagramdiagram rangkaianrangkaian sekuensialsekuensial sinkronsinkron

D1

D2

Y1Y1’

Y2Y2’

X

ZCLK

Jawaban.

01

00

0/00/0

11

10

1/01/0

1/01/0

1/01/0

1/01/0

0/10/1

0/10/1

0/10/1

XX

ZZ

C.C. HDL UNTUK RANGKAIAN HDL UNTUK RANGKAIAN SEKUENSIAL SINKRONSEKUENSIAL SINKRON

Behavioral ModellingBehavioral Modelling

InitialInitial

AlwaysAlways

XIV.XIV. RANGKAIAN LOGIKA RANGKAIAN LOGIKA SEKUENSIAL SINKRONSEKUENSIAL SINKRON

A. PENYEDERHANAAN KONDISI ( STATE REDUCTION )StateState reductionreduction adalahadalah prosedurprosedur untukuntukmelakukanmelakukan penyederhanaanpenyederhanaan didasarkandidasarkanpadapada algoritmaalgoritma bahwabahwa duadua keadaankeadaan (state)(state)dalamdalam tabeltabel keadaankeadaan (state(state table)table) dapatdapatdigabungkandigabungkan menjadimenjadi satu,satu, jikajika dapatdapatditunjukkanditunjukkan bahwabahwa merekamereka samasama..DuaDua keadaankeadaan (state)(state) disebutdisebut samasama jikajikauntukuntuk setiapsetiap kombinasikombinasi inputinput yangyangmungkinmungkin menghasilkanmenghasilkan outputoutput samasamamenujumenuju keke keadaankeadaan berikutberikut (next(next state)state)yangyang samasama

B.B. ALGORITMA STATE REDUCTIONALGORITMA STATE REDUCTION

State Diagram

State Table

Implication Table

State Table Hasil Reduksi

State Diagram Hasil Reduksi

CONTOH 1CONTOH 1DiinginkanDiinginkan statestate diagramdiagram iniini dapatdapat didisederhanakan state/kondisinya.sederhanakan state/kondisinya.

ba

d e

0/00/0

0/00/0

1/11/1

1/01/0

0/10/11/01/0

0/10/11/11/1

1/11/1

c0/10/1

State DiagramState Diagram

Lanjutan ………Lanjutan ………JawabJawab

Present StatePresent State Next StateNext State OutputOutputX = 0 X =1X = 0 X =1 X = 0 X = 1X = 0 X = 1

aabbccddee

b db de ce cc bc bb db de ce c

0 10 11 01 01 11 10 10 11 01 0

State TableState Table

Lanjutan ……Lanjutan ……

Dari Implication table diperoleh Statereduction sbb.( a,d ) ( b,e ) ( c ) atau

a = db = e

XXXXvvXX

XXXXvv

XXXX XX

bbccddee

X = Kondisi State X = Kondisi State yang tidak samayang tidak sama

V = Kondisi State V = Kondisi State yang samayang sama


Present Present

StateStateNext StateNext State

X = 0 X =1X = 0 X =1OutputOutput

X = 0 X = 1X = 0 X = 1aabbcc

b ab ab cb cc b c b

0 10 11 01 01 1 1 1

State Table Hasil ReduksiState Table Hasil Reduksi


b

a

c

0/00/0

1/01/0

0/10/1

1/11/1

0/10/1

State Diagram Hasil ReduksiState Diagram Hasil Reduksi

xii. rangkaian logika sekuensial sinkron · rangkaian logika sekuensial sinkron aa..pendahuluan...

Documents