PARAMETER GERBANG LOGIKA / MODUL I

Praktikan: Nicholas Melky S Sianipar (13206010) Asisten: Alfath Akbar

Waktu Percobaan: 10 September 2008EL2195 – Sistem Digital

Laboratorium Dasar Teknik ElektroSekolah Teknik Elektro dan Informatika – ITB

Abstrak

Pada praktikum ini praktikan mencoba melihat karakteristik Voltage Transfer dari gate Inverter serta menghitung nilai noise margin dari karakteristiknya. Hasil karakteristik dapat dlihat dengan menggunakan coupling DC pada osiloskop. Percobaan berikutnya, praktikan mencoba melihat hasil delay propagasi dari empat buah gerbang logika. Dengan menset time/div yang tepat maka propagasi dapat terlihat dengan jelas pada osiloskop. Percobaan ketiga, praktikan mencoba memverifikasi fungsi dari IC yang belum diketahui fungsinya. Dengan mencoba semua komposisi inputnya serta membuat table kebenarannya, praktikan dapat menentukan fungsi dari IC tersebut. Yang terakhir, praktikan mencoba merangkai sebuah rangkaian kombinasional sederhana (gate OR) dari gerbang NAND saja menggunakan IC logika CMOS 74LS02 serta membuktikan hasil fungsi tersebut dengan truth table.

1 Pendahuluan

Praktikum ini bertujuan agar praktikan dapat mengenal dan memahami beberapa karakteristik dari gerbang logika diantaranya voltage transfer, noise margin, dan propogation delay serta fungsi-fungsi dari gerbang logika dasar. Untuk memahami rangkaian kombinasional, perlu adanya pemahaman pada praktikan akan operating point yang merepresentasikan logika HIGH (pada praktikum ini digunakan nilai 5 volt) dan logika LOW (0 volt). Pada praktikum ini juga perlunya pemahaman yang baik akan pengoperasion osiloskop agar hasil yang diperoleh dapat ditampilkan dengan jelas.

2 Dasar Teori

Karakteristik static voltage transfer dari sebuah gerbang logika adalah pot dari tegangan keluaran gerbang logika VOUT dibandingkan dengan tegangan masukan gerbang logika VIN. Secara sistematis kita bias mendeskripsikan karakteristik transfer sebagai VOUT = f(VIN).

Noise margin didefinisikan sebagai jumlah dari tegangan derau efektif yang bisa ditoleransi oleh input tanpa mengubah nilai keluaran gerbang logika. Low noise margin dan High noise margin dirumuskan :

NML=VIL-VOL NMH=VOH-VIH

Dalam Gate Delay ada beberapa parameter yang akan diukur yaitu tPHL (High to low propagation time) yang merupakan waktu dari level tegangan ketika falling input waveform hingga falling output waveform, tPLH (Low to High propagation time) yang merupakan waktu dari level tegangan ketika rising input waveform hingga rising output waveform, tPD (Worst case propogation time) = maximum(tPHL, tPLH), dan tPD(average)= (tPHL+ tPLH)/2.

3 Metodologi

Percobaan dilakukan dengang melalui langkah-langkah berikut

Gambar 3-1 Urutan Percobaan Praktikum

4 Hasil dan Analisis

Data hasil percobaan didapatkan sebagai berikut :

Gambar 4-1. Hasil mode XY percobaan 1A Gambar 4-2. Hasil mode XY percobaan 1B

Setting generator sinyal, 1KHz, 5 volt,

Gelmbg Segitiga Kalibrasi OsiloskopSambungkan generator sinyal ke input gerbang

logika NOT

Sambungkan kanal1 ke input

gate NOT

Sambungkan kanal2 ke output gate NOT

Power supply 5V dihubgkn ke Vcc gate

NOT

Setting mode XY pada osiloskop dan lihat

hasil perc. 1A

Tukar posisi probe dan lihat hasil percobaan 1B

Susun rangkaian empat buah gate AND Ubah tombol slope ke

positive edge

Posisikan time / div yang sesuai dan lihat

hasil perc 1CPasang IC dan hub Vcc

dan GND

Power supply 5V dihubgkn ke Vcc gate

pada IC

Gunakan salah satu kanal untuk output

gate pada IC

Variasikan ketika masukan gate pada IC dan catat pada truth

table

Buat rangkaian IC CMOS yang sesuai dengan funsi

Q = A + B

Verifikasi fungsinya dan catat pada truth

table

Gambar 4-3. Plot percobaan 1A dan 1B Gambar 4-4. Propogation time percobaan 1C

Tabel 4-2. Truth Table Y = f (A1,B1,C1)

A1 B1 C1 G1 (=Y)0 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 1

Tabel 4-2. Truth Table Q = (A+B)

A B Q0 0 00 1 11 0 11 1 1

Pada percobaan 1A dan 1B (pada gambar 4-3) kita dapat melihat plot VOUT dan VIN dan dapat dihitung NMH = 0,8 V – 0,7 V = 0,1 V dan NML = 0,3 V– 0,1 V = 0,2 V. Dari data tersebut dapat disimpulkan bahwa noise rangkaian tidak boleh lebih dari NMH atau NML agar interpretasi rangkaian akan sinyal HIGH atau LOW tepat (masih dalam batasan yang dapat diasumsikan logika HIGH atau LOW). Pada percobaan 1C (seperti pd gambar 4-4) diperoleh tPLH=10µs dan tPHL=15µs, dapat dihitung tPD = 15µs dan tPD(average)= 12,5µs. Pada percobaan 1D didapat Y merupakan fungsi gate AND 3 input. Dengan demikian IC yang belum diketahui tersebut sebenarnya mengandung gate AND 3 input. Pada percobaan 1E, Q = (A+B) tepat sesuai dengan truth table yang memverifikasi fungsi tersebut.

5 Kesimpulan

Gerbang logika yang riil memiliki keterbatasan tertentu yaitu memiliki propogation time sehingga gate feeding harus dibatasi agar tidak melebihi waktu tunda rangkaian dan noise margin yang merupakan toleransi agar input pada gate masih dalam rentang nilai logika HIGH “1” atau LOW “0”. Kita dapat menentukan fungsi dari sebuah gate dengan membuat truth table dan memverifikasi fungsinya.

6 Daftar Pustaka

[1] Frank Vahid, Digital Design, Hal. 50-62, John Wiley & Sons Inc., California, 2007

[2] Z. Vranesic, Fundamentals of Digital Logic, Hal. 119-123, McGraw-Hill, New York, 2005