modul praktikum persidi 1.2

Halaman i dari 1 Manual e-learning untuk Ketua Program Studi Fakultas Sains dan Teknik– 2008 --

MODUL PRAKTIKUM PERANCANGAN SISTEM DIGITAL

TKE

2009

Modul Praktikum Perancangan Sistem Digital digunakan

sebagai bahan dalam melaksanakan praktikum Perancangan

Sistem Digital di laboratorium Teknik Elektro Fakultas

Sains dan Teknik Universitas Jenderal Soedirman

RC1.1

Farida Asriani, S.Si., M.T.

Hesti Susilawati, S.T., M.T.

Ari Fadli, S.T.

MODUL INI MILIK

NAMA : _____________________

NIM : _____________________

Modul Praktikum Perancangan Sistem Digital 2009

HALAMAN MUKA|About the CIC-310

Halaman ii Fakultas Sains dan Teknik– 2009 –

Universitas Jenderal Soedirman

HALAMAN MUKA

MODUL PRAKTIKUM

PERANCANGAN SISTEM DIGITAL (TKE 071206)

Penyusun

Farida Asriani, S.Si., M.T.

Hesti Susilawati, S.T., M.T.

Ari Fadli, S.T.

.

Cetakan Kedua : April 2009

Versi Release Candidate 1.1

Copyright Teknik Elektro Unsoed

Dilarang memproduksi seluruh atau sebagian dari modul ini, dalam bentuk apapun

dan oleh siapapun, tanpa seizin dari instansi terkait, jika melanggar ketentuan ini akan

dikenai sangsi sesuai dengan ketentuan yang berlaku


KATA PENGANTAR|About the CIC-310

Halaman iii Fakultas Sains dan Teknik– 2009 –


KATA PENGANTAR

Puji syukur ke hadirat Allah SWT, yang telah memberikan kekuatan kepada penulis

sehingga dapat menyelesaikan penulisan dokumen modul praktikum untuk mata

kuliah Perancangan Sistem Digital. Modul yang dikeluarkan kali ini oleh

laboratorium teknik elektro unsoed merupakan pengembangan dari versi sebelumnya.

Dalam versi ini kami melakukan beberapa perbaikan khusunya dalam struktur modul,

materi praktikum demikian sehingga selaras dengan yang diperoleh setiap mahasiswa

dalam mata kuliah Perancangan Sistem Digital dikelas.

Isi dari masing-masing unit dalam praktikum dalam modul ini berupa penerapan

teknologi Perancangan Sistem Digital, tersebut lebih memberikan penjelasan secara

simulasi pada mereka tentang materi yang mereka dapat pada saat kuliah

Perancangan Sistem Digital

Akhir kata, semoga modul praktikum ini dapat bermanfaat bagi mahasiswa atau

pengajar. Ucapan terima kasih kami tujukan kepada seluruh pihak yang telah

membantu dalam proses penyelesaian modul praktikum ini.

Modul praktikum ini masih jauh dari sempurna, kami berharap kelak akan muncul

versi perbaikan di masa yang akan datang. Sumbang saran para pembaca sangat kami

harapkan untuk membuat versi perbaikan tersebut.

April 2009

Penulis


PETUNJUK PENGGUNAAN MODUL PRAKTIKUM|About the CIC-310

Halaman iv Fakultas Sains dan Teknik– 2009 –


PETUNJUK PENGGUNAAN MODUL PRAKTIKUM

odul praktikum Perancangan Sistem Digital. Modul ini dibuat, dengan susunan

materi berdasarkan pada diktat matakuliah Perancangan Sistem Digital. Modul,

hal ini bertujuan agar isi dari modul praktikum ini sesuai dengan materi kuliah

Perancangan Sistem Digital. Modul ini disusun dengan tujuan guna memperlancar

mahasiswa dalam melaksanakan praktikum Perancangan Sistem Digital sehingga

nantinya mahasiswa lebih mudah dalam memahami materi kuliah.

perasikanlah peralatan laboratorium dengan hati-hati dan seksama, karena

dengan hal tersebut anda juga membantu kami dalam menjaga peralatan –

peralatan tersebut.

alam modul ini mahasiswa akan melaksanakan beberapa percobaan yang

berhubungan dengan Perancangan Sistem Digital. Modul yaitu pengenalan

teknologi FPGA, rangkaian sekuensial dan rangkaian kombinasional

ntuk kelancaran praktikum, setiap kali praktiukum maka modul ini harus dibawa.

Dan sebelum praktikum, materi yang akan dipraktikan harus dibaca terlebih

dahulu, untuk mempermudah anda sekaligus menyingkat waktu praktikum.

Sehingga waktu praktikum benar-benar anda gunakan untuk memahami materi yang

anda dapatkan pada saat kuliah dengan praktik.

ancarnya praktikum akan lebih memudahkan anda dalam memahami materi

kuliah. Hal yang paling menentukan penguasaan materi bukan dosen dan asisten

praktikum apalagi modul praktikum. Tapi kerja keras anda dalam mempelajari

sesuatu. Oleh karena itu belajarlah dan hargai waktu.

>> Selamat Berpraktikum <<

M

O

D

U

L


TATA TERTIB PRAKTIKUM|About the CIC-310

Halaman v Fakultas Sains dan Teknik– 2009 –


TATA TERTIB PRAKTIKUM

KELENGKAPAN

Setiap praktikan dan asisten wajib berpakaian lengkap, mengenakan celana

panjang atau rok, kemeja dan mengenakan sepatu.

Praktikan dan wajib membawa kelengkapan sebagai berikut :

1. Modul Praktikum

2. Alat Tulis

3. Jurnal (khusus untuk praktikan)

KEKANGAN WAKTU

1. Praktikan wajib datang 10 menit sebelum waktu praktikum dimulai

2. Asisten wajib datang 15 menit sebelum waktu praktikum dimulai

PERSIAPAN PRAKTIKUM

1. Praktikan dan asisten wajib membaca dan memahami isi modul praktikum

2. Praktikan Membuat jurnal sesuai dengan format yang telah ditentukan

3. Praktikan Mengerjakan tugas pendahuluan (jika ada).

4. Praktikan dan asisten Mengisi daftar hadir.

5. Praktian mengerjakan soal pretest yang diberikan oleh masing-masing asisten

dengan jangka waktu maksimal adalah 15 menit, tujuannya adalah untuk

menguji kesiapan para praktikan dalam melaksanakan praktikum

6. Asisten mempersiapkan segala macam peralatan yang dibutuhkan untuk proses

pelaksanaan praktikum, dalam hal ini asisten juga harus memastikan alat yang

dipergunakan pada saat praktikum dalam kondisi baik, dibantu oleh laboran.

PELAKSANAAN PRAKTIKUM

1. Dilararang makan, minum, merokok dan tidur ataupun kegiatan lainnya yang

dapat menggangu peserta praktikum lainnya pada saat pelaksanaan praktikum

2. Dilarang menggunakan peralatan komunikasi seperti handphone atau lainnya

baik untuk menelphone atau sms atau sekedar mendengarkan musik

3. Dilarang menggunakan peralatan selain peralatan praktikum, seperti iPOD atau

sejenisnya selama melaksanakan praktikum

4. Khusus untuk praktikum dalam laboratorium komputer, alas kaki dilepas

5. Praktikan mengerjakan setiap percobaan yang ada dengan sebaik-baiknya

6. Praktikan mencatat segala hasil yang diperoleh dari proses pelaksanaan

praktikum tersebut

7. Asisten membantu praktikan, jikalau praktikan mengalami kesulitan pada saat

proses pelaksanaan praktikum



Halaman vi Fakultas Sains dan Teknik– 2009 –


SELESAI PELAKSANAAN PRAKTIKUM

1. Praktikan meminta tanda tangan asisten atas hasil data pengamatan yang

diperoleh pada saat praktikum tersebut

2. Praktikan kembali membereskan semua peralatan yang dipakai pada saat

pelaksanaan praktikum berlangsung, dan diletakan dimeja praktikum

3. Asisten yang dibantu laboran wajib meletakan semua peralatan yang digunakan

pada saat praktikum pada lemari penyimpanan dan pastikan juga semua

peralatan yang akan ditelakan tersebut dalam kondisi baik, sebagaimana

sebelum peralatan tersebut digunakan.

PELAPORAN

1. Laporan ditulis tangan atau diketik menggunakan mesin ketik

2. Laporan dikumpulkan di laboratorium maksimal satu minggu setelah

pelaksanaan praktikum terakhir

PERGANTIAN JADWAL

1. Kasus biasa

a. Pertukaran jadwal hanya dapat dilakukan per kelompok dangan modul yang

sama

b. Isi Form Pergantian Jadwal (minta pada administrasi laboratorium) lalu

tunjukkan pada asisten yang bersangkutan.

c. Serahkan Form Pergantian Jadwal yang sudah ditandatangani tadi pada

asisten saat praktikum

2. Kasus Sakit atau urusan pribadi

a. Isi Form Pergantian Jadwal dengan melampirkan surat keterangan dokter

(bagi yang sakit) atau surat terkait lainnya

b. Form Pergantian Jadwal diserahkan pada administrasi laboratorium

c. Praktikan yang bersangkutan sebelum kesempatan jadwal praktikum

selanjutnya harus meminta jadwal praktikum pengganti ke Koordinator

asisten pada praktikum terkait

3. Kasus kepentingan masal

a. Jika ada lebih dari 1/3 rombongan praktikan yang

tidak dapat melaksanakan praktikum pada satu hari yang sama karena alasan

yang terkait kegiatan akademis

b. Isi Form Pergantian Jadwal dan serahkan pada administrasi Lab. Dasar

secepatnya. Jadwal praktikum pengganti satu hari itu akan ditentukan

kemudian oleh Kordas praktikum yang bersangkutan



Halaman vii Fakultas Sains dan Teknik– 2009 –


4. Kasus Insidental “Mendadak”

a. Hal ini terjadi ketika terjadinya gangguan khusus seperti pemadaman listrik

maka koordinator asisten wajib datang pada administrasi laboratorium

untuk mencari jadwal pengganti praktikum yang bersangkutan tersebut

SANKSI

1. Pengabaian segala macam peraturan diatas dapat dikenai sangsi pengguguran

nilai praktikum yang bersangkutan


PANDUAN UMUM KESELAMATAN KERJA|About the CIC-310

Halaman viii Fakultas Sains dan Teknik– 2009 –


PANDUAN UMUM KESELAMATAN KERJA

KESELAMATAN

Pada prinsipnya, agar terwujud praktikum yang aman diperlukan partisipasi

seluruh praktikan dan asisten pada praktikum yang bersangkutan. Dengan

demikian, kepatuhan setiap praktikan terhadap uraian panduan pada bagian ini

akan sangat membantu mewujudkan praktikum yang aman.

BAHAYA LISTRIK

1. Perhatikan dan pelajari tempat-tempat sumber listrik (seperti stop-kontak dan

circuit breaker) dan cara menyala-matikannya. Jika melihat ada kerusakan

yang berpotensi menimbulkan bahaya, laporkan pada asisten, dan kepada

asisten yang bersangkutan agar segera melaporkannya kepada laboran

2. Hindari daerah atau benda yang berpotensi menimbulkan bahaya listrik

(sengatan listrik/strum) secara tidak disengaja, seperti kabel jala-jala yang

terkelupas baik pada instalasi listrik atau pada peralatan yang digunakan pada

saat praktikum.

3. Tidak melakukan sesuatu aksi yang dapat menimbulkan bahaya listrik pada diri

sendiri atau orang lain seperti memasukan tangan pada stop kontak dan lainnya

4. Keringkan bagian tubuh yang basah karena keringat atau sisa air wudhu

5. Selalu waspada terhadap bahaya listrik pada setiap aktivitas praktikum.

Kecelakaan akibat bahaya listrik yang sering terjadi adalah tersengat arus listrik.

Berikut ini adalah hal - hal yang harus diikuti praktikan dan asisten jika kejadian

tersebut itu terjadi :

1. Tidak panik / Jangan panik

2. Matikan semua peralatan elektronik dan sumber listrik di sumber listrik utama

atau di meja tempat praktikan tersebut tersengat arus listrik

3. Bantu praktikan yang tersengat arus listrik untuk melepaskan diri dari sumber

listrik

4. Beritahukan kepada asisten dan minta bantuan asisten, atau praktikan lain dan

orang di sekitar anda tentang terjadinya kecelakaan akibat bahaya listrik

5. Kepada asisten yang bersangkutan agar melaporkan diri kepada laboran atau

pada petugas laboratorium lainnnya



Halaman ix Fakultas Sains dan Teknik– 2009 –


BAHAYA API ATAU PANAS

1. Kepada semua asisten dan praktikan untuk tidak membawa benda - benda yang

mudah terbakar seperti korek api, gas dll. ke dalam ruang praktikum.

2. Jangan melakukan sesuatu yang dapat menimbulkan api, percikan api atau

panas yang berlebihan

3. Jangan melakukan sesuatu yang dapat menimbulkan bahaya api atau panas

berlebih pada diri sendiri atau orang lain

4. Selalu waspada terhadap bahaya api atau panas berlebih pada setiap aktivitas

praktikum

Berikut ini adalah hal-hal yang harus diikuti praktikan jika menghadapi bahaya api

atau panas berlebih:

1. Tidak / Jangan panik

2. Beritahukan dan minta bantuan asisten, praktikan lain dan orang di sekitar anda

tentang terjadinya bahaya api atau panas berlebih

3. Matikan semua peralatan elektronik dan sumber listrik pada sumber listrik

utama atau di meja masing-masing

4. Menjauh dari ruang praktikum


orang di sekitar anda tentang terjadinya kecelakaan akibat bahaya panas

tersebut



BENDA TAJAM DAN LOGAM

1. Dilarang membawa benda tajam seperti (pisau, gunting dan sejenisnya) ke

ruang praktikum.

2. Dilarang memakai perhiasan dari logam misalnya cincin, kalung, gelang dll.

3. Hindari daerah, benda dan atau logam yang memiliki bagian tajam sehingga

memiliki potensi yang dapat melukai

4. Tidak melakukan sesuatu yang dapat menimbulkan luka pada diri sendiri atau

orang lain


orang di sekitar jika menemukan benda tajam yang dapat melukai





Halaman x Fakultas Sains dan Teknik– 2009 –


LAIN - LAIN

1. Dilarang membawa makanan dan minuman ke dalam ruang praktikum

2. Dilarang merokok dalam ruangan laboratorium


PANDUAN UMUM PENGGUNAAN PERALATAN|About the CIC-310

Halaman xi Fakultas Sains dan Teknik– 2009 –


PANDUAN UMUM PENGGUNAAN PERALATAN

KEPATUHAN

Berikut ini adalah panduan yang harus dipatuhi ketika menggunakan alat - alat

praktikum:

1. Sebelum menggunakan alat - alat praktikum, pahami petunjuk penggunaan alat

itu.

2. Perhatikan dan patuhi peringatan (warning) yang biasa tertera pada badan alat

3. Pahami fungsi atau peruntukan alat•]alat praktikum dan gunakanlah alat –alat

tersebut hanya untuk aktivitas yang sesuai fungsi atau peruntukannya.

Menggunakan alat praktikum di luar fungsi atau peruntukannya dapat

menimbulkan kerusakan pada alat tersebut dan bahaya keselamatan praktikan

4. Pahami rating dan jangkauan kerja alat - alat praktikum dan gunakanlah alat –

alat tersebut sesuai rating dan jangkauan kerjanya. Menggunakan alat

praktikum di luar rating dan jangkauan kerjanya dapat menimbulkan kerusakan

pada alat tersebut dan bahaya keselamatan praktikan

5. Pastikan seluruh peralatan praktikum yang digunakan aman dari benda/ logam

tajam, api/ panas berlebih atau lainnya yang dapat mengakibatkan kerusakan

pada alat tersebut

6. Tidak melakukan aktifitas yang dapat menyebabkan kotor, coretan, goresan

atau sejenisnya pada badan alat•]alat praktikum yang digunakan

SANKSI

1. Pengabaian segala macam peraturan diatas dapat dikenai sangsi pengguguran

nilai praktikum yang bersangkutan


FORMAT JURNAL|About the CIC-310

Halaman xii Fakultas Sains dan Teknik– 2009 –


FORMAT JURNAL

Berikut ini disajikan bentuk format jurnal untuk praktikum perancangan sistem

digital, yang dapat anda jadikan acuan dalam pengerjaan laporan praktikum :

1. Dasar Teori

Dalam dasar teori ini anda hanya perlu menyampaikan hal – hal yang sifatnya

penting dan berhubungan dengan praktikum yang anda telah lakukan, sebagai

batasan anda hanya boleh menuliskan dasar teori sebanyak 3 halaman dari masing-

masing unit yang anda praktikumkan

2. Alat dan Bahan

Dalam alat dan bahan anda dapat tuliskan, apa saja yang anda gunakan dalam

melakukan praktikum

3. Langkah Kerja

Dalam bagian ini anda dapat menceritakan kronologis kejadian yang terjadi yang

anda lakukan pada saat anda melaksanakan praktikum (hanya bagian penting saja

yang anda tuliskan) hingga anda memperoleh hasil.


FORMAT LAPORAN|About the CIC-310

Halaman xiii Fakultas Sains dan Teknik– 2009 –


FORMAT LAPORAN

Berikut ini disajikan bentuk format laporan untuk praktikum algoritma dan struktur

data, yang dapat anda jadikan acuan dalam pengerjaan laporan praktikum :

1. Notasi Algoritma

Pada bagian ini dituliskan notasi algoritma dari setiap program dalam setiap unit

yang dipraktikumkan.

2. Kode Sumber Bahasa C & Pembahasan

Kode sumber yang benar (bisa dikompilasi dan dijalankan) dituliskan di bagian ini

dan dilakukan pembahasan mengenai program yang anda buat. Perlu diingat,

komponen penilaian utama ada dalam pembahasan jadi usahakan berilah

alasan-alasan yang masuk akal dengan mendasarkan pada dasar teori yang tepat

tentang hasil yang anda peroleh pada saat praktikum

3. Jawaban Pertanyaan Dalam bagian ini anda dapat memberikan jawaban atas pertanyaan-pertanyaan

yang muncul pada bagian pertanyaan, jika anda tidak menemukan bagian

pertanyaan dari setiap unit praktikum anda kosongkan saja bagian ini.

4. Kesimpulan Dalam bagian ini anda simpulkan apa yang anda peroleh dari hasil praktikum

tersebut.

Seluruh laporan praktikum ditulis tangan atau diketik menggunakan mesin ketik


DAFTAR ISI|About the CIC-310

Halaman xiv Fakultas Sains dan Teknik– 2009 –


DAFTAR ISI

HALAMAN MUKA ................................................................................................................. ii

KATA PENGANTAR ..............................................................................................................iii

PETUNJUK PENGGUNAAN MODUL PRAKTIKUM....................................................................... iv

TATA TERTIB PRAKTIKUM ................................................................................................ v

PANDUAN UMUM KESELAMATAN KERJA ................................................................... viii

PANDUAN UMUM PENGGUNAAN PERALATAN ............................................................ xi

FORMAT JURNAL ................................................................................................................. xii

FORMAT LAPORAN ............................................................................................................ xiii

DAFTAR ISI ........................................................................................................................... xiv

DAFTAR GAMBAR .............................................................................................................. xvi

DAFTAR TABEL .................................................................................................................... xx

UNIT I CPLD/FPGA DEVELOPMENT SYSTEM ................................................................. 1

3.1. About the CIC-310 ........................................................................................................ 1

3.2. Development Board SN-PLDE2 .................................................................................... 2

3.3. Experiment Board SN-PLDE3A ..................................................................................... 6

3.4. System Setup .............................................................................................................. 23

UNIT II OPERASI DASAR ................................................................................................... 33

2.1. Tujuan Praktikum ....................................................................................................... 33

2.2. Dasar Teori ................................................................................................................. 33

UNIT III RANGKAIAN KOMBINASIONAL ...................................................................... 51


3.2. Dasar Teori ................................................................................................................. 51

3.3. Alat dan Bahan ........................................................................................................... 62

3.4. Pengamatan dan Percobaan ...................................................................................... 63

UNIT IV HARDWARE DESCRIPTION LANGUAGE (HDL) ............................................ 84



DAFTAR ISI|About the CIC-310

Halaman xv Fakultas Sains dan Teknik– 2009 –


4.2. Dasar Teori ................................................................................................................. 84

4.3. Alat dan Bahan ........................................................................................................... 95

4.4. Pengamatan dan Percobaan ...................................................................................... 95

UNIT V PERANCANGAN RANGKAIAN SEKUENSIAL (1) .......................................... 109

5.1. Tujuan Praktikum ..................................................................................................... 109

5.2. Dasar Teori ............................................................................................................... 109

5.3. Alat dan Bahan ......................................................................................................... 119

5.4. Pengamatan dan Percobaan .................................................................................... 120

UNIT VI UNTAI KOMBINATIONAL ............................................................................... 135

6.1. Tujuan Praktikum ..................................................................................................... 135

6.2. Dasar Teori ............................................................................................................... 135

6.3. Alat dan Bahan ............................................................................................................. 4

6.4. Percobaan dan Pengamatan ........................................................................................ 4

UNIT VII UNTAI SEKUENSIAL (2) ...................................................................................... 6

7.1. Tujuan Praktikum ......................................................................................................... 6

7.2. Dasar Teori ................................................................................................................... 6

7.3. Alat dan Bahan ........................................................................................................... 12

7.4. Percobaan dan Pengamatan ...................................................................................... 12

APENDIKS A ALGORITMA ................................................................................................ 14


DAFTAR GAMBAR|About the CIC-310

Halaman xvi Fakultas Sains dan Teknik– 2009 –


DAFTAR GAMBAR

gambar 1-0 Classification of logic devices ............................................................................... 1

gambar 1-1 CPLD/FPGA development system ........................................................................ 2

gambar 1-2 SN-PLDE2 development board ............................................................................. 3

gambar 1-3 Pin assignments of 89C52 socket .......................................................................... 5

gambar 1-4 J1-J3 connectors .................................................................................................... 6

gambar 1-5 SN-PLDE3A experiment board ............................................................................. 7

gambar 1-6 Logic switches S1-S3 ............................................................................................ 8

gambar 1-7 Logic input switch circuit ...................................................................................... 8

gambar 1-8 Logic LED display ................................................................................................. 9

gambar 1-9 Logic LED display circuit ................................................................................... 10

gambar 1-10 Pin assignments of 7-segment display ............................................................... 11

gambar 1-11 Pin assignments of 5x7 dot LED ....................................................................... 12

gambar 1-12 Pulsa generator................................................................................................... 12

gambar 1-13 Clock generator .................................................................................................. 14

gambar 1-14 Matrix keyboard in individual mode ................................................................. 15

gambar 1-15 Matrix keyboard in scan mode .......................................................................... 16

gambar 1-16 16-segmen display ............................................................................................. 18

gambar 1-17 16-segmen display socket .................................................................................. 18

gambar 1-18 16-segmen display circuit .................................................................................. 19

gambar 1-19 Pin assignments of 5x7 dot LED ....................................................................... 20

gambar 1-20 Pin 5x7 dot LED socket JP22 and dot selector JP24 ......................................... 20

gambar 1-21 JP22 and JP24 signal ......................................................................................... 21

gambar 1-22 LCD2021 module .............................................................................................. 22

gambar 1-23 Max+Plus install window .................................................................................. 23

gambar 1-24 Welcome window .............................................................................................. 24

gambar 1-25 Liscensi aggreement .......................................................................................... 24

gambar 1-26 Liscensi aggreement .......................................................................................... 25

gambar 1-27 User information ................................................................................................ 25

gambar 1-28 Setup type .......................................................................................................... 26

gambar 1-29 Destination folder .............................................................................................. 26

gambar 1-30 Destination folder 2 ........................................................................................... 27

gambar 1-31 Destination folder 3 ........................................................................................... 27

gambar 1-32 Select folder program window ........................................................................... 28

gambar 1-33 Before installation .............................................................................................. 28

gambar 1-34 Question dialog .................................................................................................. 29



Halaman xvii Fakultas Sains dan Teknik– 2009 –


gambar 1-35 Readme window ................................................................................................ 29

gambar 1-36 Max + plus manager window ............................................................................ 30

gambar 1-37 Max + plus manager window ............................................................................ 30

gambar 1-38 Lisensi setup window ........................................................................................ 31

gambar 1-39 Lisensi setup window ........................................................................................ 32

gambar 2-0 Arsitektur Maz+Plus II ........................................................................................ 33

gambar 2-1 Operasi download manager ................................................................................. 34

gambar 2-2 Jendela utama aplikasi max + plus II ................................................................... 35

gambar 2-3 Kotak dialog nama project ................................................................................... 35

gambar 2-4 Kotak dialog baru ................................................................................................ 36

gambar 2-5 Jendela graphics editor ........................................................................................ 36

gambar 2-6 Jendela dialog simbol .......................................................................................... 37

gambar 2-7 Gerbang masukan not dengan masukan............................................................... 38

gambar 2-8 Gerbang masukan not dengan masukan dan keluaran ......................................... 38

gambar 2-9 Gerbang logika standard (primit.gdf) .................................................................. 39

gambar 2-10 Kotak dialog device ........................................................................................... 40

gambar 2-11 Global project device options ............................................................................ 41

gambar 2-12 Global project logic synthesis options ............................................................... 42

gambar 2-13 Jendela kompiler ................................................................................................ 43

gambar 2-14 Jendela floorplan editor ..................................................................................... 44

gambar 2-15 Kompilasi project............................................................................................... 44

gambar 2-16 Jendela DNLD3 ................................................................................................. 45

gambar 2-17 Jendela komunikasi port ................................................................................... 46

gambar 2-18 Memilih 8dltch .................................................................................................. 46

gambar 2-19 Reload 8dltch ..................................................................................................... 47

gambar 2-20 Reload 8dltch ..................................................................................................... 47

gambar 2-21 Memilih file primit ............................................................................................ 48

gambar 2-22 Konfigurasi FPGA dengan disk file .................................................................. 48

gambar 2-23 Konfigurasi selesai............................................................................................. 49

gambar 3-0 Line dekoder 2 ke 4 ............................................................................................. 51

gambar 3-1 Line multiplexer 4 ke 1 ........................................................................................ 52

gambar 3-2 Unit logika (lu.gdf) .............................................................................................. 53

gambar 3-3 Full adder 1 bit (fadd.gdf) ................................................................................... 55

gambar 3-4 Full adder 4 bit (4add.gdf) ................................................................................... 55

gambar 3-5 Full adder 8 bit (8add.gdf) ................................................................................... 56

gambar 3-6 ALU (alu.gdf) ...................................................................................................... 57

gambar 3-7 4 bit ALU (alu4.gdf) ............................................................................................ 58



Halaman xviii Fakultas Sains dan Teknik– 2009 –


gambar 3-8 74181 8-bit ALU.................................................................................................. 62

gambar 3-9 Konfigurasi PIN decode 24 ................................................................................. 63

gambar 3-10 decode24.sym .................................................................................................... 64

gambar 3-11 Konfigurasi PIN untuk seld4 ............................................................................. 65

gambar 3-12 dsel4.gdf ............................................................................................................ 66

gambar 3-13 Tampilan hirarki lu.gdf ...................................................................................... 67

gambar 3-14 Konfigurasi PIN lu ............................................................................................. 68

gambar 3-15 Konfigurasi PIN fadd ......................................................................................... 70



gambar 3-18 Konfigurasi PIN alu ........................................................................................... 76

gambar 3-19 Konfigurasi PIN alu ........................................................................................... 79

gambar 3-20 8-bit alu (8alu.gdf) ............................................................................................. 80

gambar 3-21 Konfigurasi PIN alu181 ..................................................................................... 82

gambar 4-0 Dekoder 16 Bit ..................................................................................................... 85

gambar 4-1 Enkoder 16 Bit ..................................................................................................... 89

gambar 4-2 adder/subtracter 8 Bit ........................................................................................... 89

gambar 4-3 adder/subtracter 8 Bit ........................................................................................... 90

gambar 4-4 Dekoder BCD to 7-segmen .................................................................................. 91

gambar 4-5 Dekoder BCD to 7-Segmen ................................................................................. 92

gambar 4-6 Konfigurasi PIN decode 1 ................................................................................... 95

gambar 4-7 Konfigurasi PIN gadd8 ........................................................................................ 96

gambar 4-8 Konfigurasi PIN gads8 ........................................................................................ 98

gambar 4-9 gadsb8.sym .......................................................................................................... 99

gambar 4-10 4-bit adder/subtrancter (4adsb.gdf) .................................................................. 100

gambar 4-11 Rangkaian multiplekser (4mux2.gdf) .............................................................. 101

gambar 4-12 8-bit adder/subtrancter (8adsbc.gdf) ................................................................ 101

gambar 4-13 Konfigurasi 8 bit ALU ..................................................................................... 103

gambar 4-14 8 bit ALU dengan pernyataan CASE ............................................................... 104

gambar 4-15 Konfigurasi PIN 7 Segmen .............................................................................. 105

gambar 4-16 7-Segmen.sym dan svnseg.sym ....................................................................... 106

gambar 4-17 PIN konfigurasi 16-Segmen ............................................................................ 108

gambar 5-0 RS Flip-flop (nrs.gdf) ........................................................................................ 110

gambar 5-1 D Flip-flop (nrsd.gdf) ........................................................................................ 111

gambar 5-2 Edge Triggered D Flip-flop (df.gdf) .................................................................. 112

gambar 5-3 JK Flip-flop (df.gdf) .......................................................................................... 114

gambar 5-4 Edge-trigereed JK Flip-flop (jkdf.gdf) ............................................................... 116



Halaman xix Fakultas Sains dan Teknik– 2009 –


gambar 5-5 JK Master/Slave Flip-flop (jkmsff.gdf) ............................................................. 117

gambar 5-6 jkms.gdf ............................................................................................................. 118

gambar 5-7 Data latch/ 7-segmen decoder 8dlth.gdf ............................................................ 119

gambar 5-8 Pin assignment of nrs ......................................................................................... 120

gambar 5-9 Hirarki nrs.gdf ................................................................................................... 121

gambar 5-10 RS Flip-flop yang dibangun dari gerbang NOR (srlatch.gdf) .......................... 122

gambar 5-11 RS Flip-flop (gsrl.gdf) ..................................................................................... 123

gambar 5-12 PIN assignmen (nrsd.gdf) ................................................................................ 124

gambar 5-13 D latch (dlatch.gdf) .......................................................................................... 125

gambar 5-14 D latch (dlatchp.gdf) ........................................................................................ 126

gambar 5-15 pin assignmen df .............................................................................................. 127

gambar 5-16 NAND RS Lacth (nsr2.gdf) ............................................................................. 128

gambar 5-17 Edge triggered D flip-flop (dfcpet.gdf) ............................................................ 128

gambar 5-18 Rangkaian differentiator JK flip-flop ............................................................... 129

gambar 5-19 Pin assignmen jkmsg1 ..................................................................................... 131

gambar 5-20 jkmsg.gdf ......................................................................................................... 132

gambar 5-21 Konfigurasi PIN 8dlth...................................................................................... 134

gambar 6-0 Rancangan rumah .................................................................................................. 4

gambar 7-0 Sintesis untai sekuensial ........................................................................................ 9


DAFTAR TABEL|About the CIC-310

Halaman xx Fakultas Sains dan Teknik– 2009 –


DAFTAR TABEL

Tabel 1-0 Logic input switch pin-out ........................................................................................ 9

Tabel 1-1 Logic LED display pin-out ..................................................................................... 10

Tabel 1-2 6-digit 7-segment display pin-out ........................................................................... 11

Tabel 1-3 Pulsa generator pin-out ........................................................................................... 13

Tabel 1-4 Matrix keyboard pin-out ......................................................................................... 17

Tabel 1-5 16-segmen display pin-out...................................................................................... 19

Tabel 1-6 16-segmen display pin-out...................................................................................... 21

Tabel 1-7 LCD2021 pin-out .................................................................................................... 23

Tabel 2-0 Operasi logika ......................................................................................................... 50

Tabel 3-0 Tabel kebenaran a half adder .................................................................................. 54

Tabel 3-1 Tabel kebenaran a full adder .................................................................................. 54

Tabel 3-2 Operasi 4 bit 47181 (active low) ............................................................................ 59

Tabel 3-3 Operasi 4 bit 47181 (active high) ........................................................................... 60

Tabel 3-4 Tabel kebenaran dekoder 2-4 ................................................................................. 64

Tabel 3-5 Tabel kebenaran liner multiplexer 4 ke 1 ............................................................... 66

Tabel 3-6 Tabel kebenaran unit logika ................................................................................... 69

Tabel 3-7 Tabel kebenaran 1 bit full adder ............................................................................. 71

Tabel 3-8 Tabel kebenaran 4 bit full adder ............................................................................. 73

Tabel 3-9 Tabel kebenaran ALU dalam operasi logiika A/L = 1 ........................................... 77

Tabel 3-10 Tabel kebenaran dekoder 2-4 operasi logiika A/L = 0 ......................................... 77

Tabel 4-0 Tabel kebenaran pada operasi d [] = a [] + B “10” ................................................. 88

Tabel 4-1 Fungsi kontrol ALU................................................................................................ 90

Tabel 5-0 Tabel kebenaran dari RS Latch (masukan aktif LOW) ........................................ 109

Tabel 5-1 Tabel kebenaran dari RS Latch (masukan aktif HIGH) ....................................... 110

Tabel 5-2 Tabel kebenaran dari D flip-flop ........................................................................... 110

Tabel 5-3 Tabel kebenaran dari egde triggered D flip-flop ................................................... 113

Tabel 5-4 Tabel kebenaran dari JK flip-flop ......................................................................... 114

Tabel 5-5 Tabel kebenaran dari JK flip-flop ......................................................................... 116

Tabel 5-6 Tabel kebenaran dari JK MS flip-flop .................................................................. 118

Tabel 5-7 Tabel kebenaran dari RS flip-flop ......................................................................... 121

Tabel 5-8 Tabel kebenaran dari RS flip-flop ......................................................................... 122

Tabel 5-9 Tabel kebenaran dari JK MS flip-flop .................................................................. 131

Halaman 1 dari 1 Manual e-learning untuk Ketua Program Studi Fakultas Sains dan Teknik– 2008 --

UNIT I CPLD/FPGA DEVELOPMENT SYSTEM

As shown in Figure 1-0, CPLD (Complex Programmable Logic Device) and

PGA (Field-Programmable Gate Array) are the programmable logic devices

(PLDs) whose internal circuitry can be programmed by users through appropriate

software. Under some limitations, CPLD and FPGA devices can be designed as any

digital circuits either combinational or sequential circuits.

gambar 1-0 Classification of logic devices

3.1. About the CIC-310

The CIC-310 CPLD/FPGA Development System shown in Figure 1-1 is self-

contained equipment. It consists of two primary boards:

1. Development Board

EPF8282ALC84 Development Board SN-PLDE2 or

EPF10K10LC84 Development Board SN-PLDE3

2. Experiment Board: SN-PLDE3A


UNIT I CPLD/FPGA DEVELOPMENT SYSTEM|Development Board SN-PLDE2

Halaman 2 Fakultas Sains dan Teknik– 2009 –


gambar 1-1 CPLD/FPGA development system

We will discuss the Development Board SN-PLDE2 and Experiment Board SN-

PLDE3A below. The SN-PLDE3 Development Board will be described in Chapter 9.

3.2. Development Board SN-PLDE2

The SN-PLDE2 Development Board shown in Figure 1-2 contains an Altera

SRAM-based FPGA type EPF8282ALC84-4 (5,000 gate count), AT89C2051

microcontroller, configuration device 24LC64, 89C52 expansion socket, and an RS-

232 interface circuit. The AT89C2051 microcontroller is used to load the

configuration data to FPGA or SEEPROM devices via RS-232 serial port.

Through three 40-pin connectors J1, J2, and J3, the Development Board can

easily be connected to a variety of experimental circuits such as the Experiment

Board SN-PLDE3A, project board or the user’s circuits on breadboard.

The RESET button S1 is used to reset the development system. The EXE MODE

connector J6 is used to execute a configuration file when a jumper cap is in the

position. The next configuration file (displayed on SEEPROM in DNLD window)

will be loaded and executed by removing and inserting the jumper cap every time.

Connector J5 p rovides a +5V dc power supply for external circuits. The RS232

connector P1 links the Development Board to personal computer using the supplied

RS232 cable.





gambar 1-2 SN-PLDE2 development board

The architecture of Altera’s Flexible Logic Element MatriX (FLEX) devices

support five different configuration schemes for loading a design into a single FLEX

8000 device on the circuit board. Refer to Chapter 8 for detailed information. The

FLEX 8000 architecture uses SRAM cells to store the configuration data for the

device. These SRAM cells must be loaded every time the circuit powers up and

begins operation. The process of physically loading the SRAM programming data

into the FLEX 8000 device is called configuration.

After configuration, the FLEX 8000 device resets its registers, enables its I/O

pins, and begins operating as a logic device. The reset operation is called

initialization. Together, the configuration and initialization processes are called

command mode; normal incircuit device operation is called user mode.





When active configuration is selected, the configuration data of FPGA stored in

external serial ROM (SROM) or parallel ROM is read and then written to internal

SRAM. The CPLD/FPGA Development

System reserves the U4 socket for installing Microchip’s SROM type 37LV65 (8

KB). The SROM occupies five FPGA pins: DATA0, nCONFIG, DCLK,

CONF_DONE, and nSTATUS. To define the active configuration mode, a jumper

cap must be placed in the lowest position of J8.

If passive configuration is selected, the configuration data of FPGA is

transmitted from a host (personal computer) to FPGA’s configuration RAM via the

RS-232 serial communication port. Your CPLD/FPGA Development System CIC-

310 is designed to operate in this mode. Therefore two jumper caps are in the upper

two positions of J8. Additionally, the configuration data on PC is written into

SEEPROM (24LC64, U5) for storing configuration files, and reloading an

autoexecutable configuration file to FPGA when the system reboots. The system is

equipped with a 24LC64 (8 KB) chip for this purpose and can be expanded to 32 KB

memory space (4 chips of 24LC64, U5-U8). This configuration mode is defined by

the pins NSP,MSEL0, and MSEL1.





An AT89C52 microcontroller can be installed in the 89C52 socket to associate

with the FPGA device for high-performance designs. Figure 1-3 shows the pin

assignments of 89C52.

gambar 1-3 Pin assignments of 89C52 socket

Through 40-pin connectors J1, J2, J3, the FPGA I/O pins are connected to the

various I/O devices on the SN-PLDE3A Experiment Board. The pin assignments of

J1-J3 are shown in Figure 1-4. The JP18 on the Experiment Board is used to select

the clock signal to FPGA I54 pin from either MTX2 (11.0592 MHz) or P84 (pulser

generator SWP4).


UNIT I CPLD/FPGA DEVELOPMENT SYSTEM|Experiment Board SN-PLDE3A



gambar 1-4 J1-J3 connectors

3.3. Experiment Board SN-PLDE3A

The SN-PLDE3A Experiment Board, shown in Figure 1-5, provides several

different input and output devices, which are widely used in modern electronic

products. These devices include: LEDs, 7-segment and 16-segment displays for

display, logic input switches for data input, clock and pulse generators for signal

generation. The FPGA pins are marked on the Experiment Board panel.





gambar 1-5 SN-PLDE3A experiment board





The Experiment Board is divided into the following sections:

1. Logic Switch Input Section

In this section three 8-bit slide switches (S1, S2, and S3) are defined as logic

inputs. The pin-out is described in Table 1-0. The circuit diagram of logic input

switch is shown in Figure 1-8. Each slide switch is pulled up to VCC level (logic 1)

by a 2.2-K the slide button is placed in the ON position; otherwise

it is pulled down to GND level (logic 0) by a 10-K

gambar 1-6 Logic switches S1-S3

gambar 1-7 Logic input switch circuit





Tabel 1-0 Logic input switch pin-out

The logic state of each switch is indicated by the corresponding logic LED

display D1 through D16.

2. Logic LED Display Section

There are two sets of 16-LED display as shown in Figure 1-8. The LEDs (D1

through D16) located at the lower right side of the Experiment Board are usually used

to indicate the logic state of the logic input switches. However, D1-D16 can be used

as output indicators if necessary. In such a case, all of the logic input switch

must be in ON position.

The other set of 16-LED display is located at the upper right side of the

Experiment Board. The LEDs (D17 through D32) are dedicated to indicate the logic

state of outputs. These 32 LEDs are buffered by CD40106 ICs as shown in the circuit

of Figure 1-9 and the pinout in Table 1-1.

gambar 1-8 Logic LED display





gambar 1-9 Logic LED display circuit

Tabel 1-1 Logic LED display pin-out





3. 6-DIG Parallel-Serial 7-Segment Display Section

The 6-digit parallel-serial 7-segment display, located at the upper side of the

Experiment Board, consists of six common-cathode 7-segment displays. The segment

names and pin assignments are shown in Figure 1-10. The pin-out of the 6-digit 7-

segment display is described in Table 1-2.

gambar 1-10 Pin assignments of 7-segment display

Tabel 1-2 6-digit 7-segment display pin-out





The common-cathode terminal SC of each digit can be connected to FPGA pin or

ground with a jumper cap. When connected to GND, the digit operates in parallel

mode (individual mode). If connected to FPGA pin, the digit operates in serial mode

(scan mode). In parallel mode, the 8 LED segments (SA-SP) of each digit must be

connected to FPGA pins on the left side of each selector (JP8, JP9, JP10, JP11, JP12,

JP13) with 8-jumper caps as shown in Figure 1-11 (a).

To operate in serial mode, the common-cathode terminals SC1 through SC6 must

be connected to the FPGA pins P76-P79, P08, and P09, respectively, with jumper

caps. The same segments of all digits must be connected in parallel by placing the 8-

jumper caps in JP8A through JP13A positions as well as JP8. Figure 1-11 (b) shows

the positions of jumper caps for serial operation. In such a case, the segments SA

through SP are connected to the FPGA pins P13 through P21, and the common-

cathode terminals SC1 through SC6 are connected to the FPGA pins P76-P79, P08,

and P09, respectively.

gambar 1-11 Pin assignments of 5x7 dot LED

4. Pulser Generator Section

This section located at the lower side of the board consists of four debounced

push-button switches (SWP1, SWP2, SWP3, and SWP4), which are defined as pulse

outputs. Each push-button signal is defined as a logic 1 when pressed; when

unpressed it becomes a logic 0. Each of the switches SWP1-SWP4 is a spring-loaded

push button switch. When it is pressed and released, the output produces a low-high-

low pulse, which is suitable for the clock input of counters or registers. The circuit of

pulser generator is shown in Figure 1-12 and the pin-out in Table 1-3.

gambar 1-12 Pulsa generator





Tabel 1-3 Pulsa generator pin-out

5. Clock Generator Section

The clock generators RCOSC1 and RCOSC2 are RC oscillators constructed from

CD40106 and the associated resistors and capacitors. The RCOSC1 generator can

operate in low-frequency range (JP15 LF pins closed) or high-frequency range (JP15

LF pins open). The output frequency is controlled by the HFQ ADJ knob ranging

from 5 to 500 KHz. Similarly, the RCOSC2 generator can operate in low-frequency

range (JP17 LF pins closed) or highfrequency range (JP17 LF pins open). Its output

frequency is adjusted by the LFQ ADJ knob ranging from 0.1 Hz to 20 KHz.

RCOSC1 output is connected to FPGA pin 31 (I31) by placing a jumper cap in the

I31 position of JP15 and RCOSC2 output is connected to FPGA pin 73 (I73) by

placing a jumper cap in the I73 position of JP17.

The circuits of clock generators and 20-MHz crystal oscillator are shown in

Figure 1-14. The output of the crystal oscillator is connected to FPGA pin 12 (I12)

for clocking the device. A 20-MHz crystal oscillator is installed in factory, and it can

be replaced by another oscillator if a different frequency is needed for different circuit

designs.





gambar 1-13 Clock generator





6. SW and Keyboard Section

The 4x4 matrix keyboard can be used in individual and scan modes.

gambar 1-14 Matrix keyboard in individual mode





gambar 1-15 Matrix keyboard in scan mode





When the matrix keyboard is used in individual mode (8-jumper caps placed in

PKI1, PKI2, and PKI3) as shown in Figure 1-14(a), these 16 buttons act as individual

buttons and the circuit is shown in Figure 1-14(b). If the keyboard is used in scan

mode (8-jumper caps placed in SCN1, SCN2, and SCN3) as shown in Figure 1-16(a),

these 16 buttons act as a 4x4 scanned keyboard and the circuit is shown in

Figure 1-15(b). The keyboard pin-out is described in Table 1-4.

Tabel 1-4 Matrix keyboard pin-out





6. 16-Segment Display Section

The 16-segment display is common-cathode type. Its segment names and pin

assignments is shown in Figure 1-15. The commoncathode terminal C-SEL must be

connected to GND when using the 16-segment display.

gambar 1-16 16-segmen display

The pin assignments of the 16-segment display socket JP21 are shown in Figure

1-17. The circuit is shown in Figure 1-18.

gambar 1-17 16-segmen display socket





gambar 1-18 16-segmen display circuit

The 16-segment display pin-out is described in Table 1-5. When using the 16-

segment display, 8-jumper caps must be placed in JP8, JP9, JP10 positions and a

jumper cap must be in JP23.

Tabel 1-5 16-segmen display pin-out





7. 5 x 7 DOT LED Section

The pin assignments of the 5x7 dot LED are shown in Figure 1-19. The socket

for the dot LED (JP22) and the dot selector connector (JP24) are shown in Figure

1-20. Figure 1-21 shows the circuits of JP22 and JP24.

gambar 1-19 Pin assignments of 5x7 dot LED

gambar 1-20 Pin 5x7 dot LED socket JP22 and dot selector JP24





gambar 1-21 JP22 and JP24 signal

Table 1-6 indicates the pin-out of the 5x7 dot LED. When using the 5x7 dot

LED, the 8-jumper caps must be installed in JP8 and JP24. Tabel 1-6 16-segmen display pin-out

8. LCD 2021 Section

The JP20 connector shown in Figure 1-22 is for connecting an external LCD

module LCD2021 to the FPGA device. The potentiometer VR1 is used to adjust the

contrast of LCD screen and is not installed in factory. If you want to use the function,

remove the jumper in VR1 block and install a 10-K potentiometer as shown in

Figure 1-22 (b). The pin-out is described in Table 1-7.





gambar 1-22 LCD2021 module


UNIT I CPLD/FPGA DEVELOPMENT SYSTEM|System Setup



Tabel 1-7 LCD2021 pin-out

3.4. System Setup

Follow the procedure to install the software and hardware of the CIC-310

CPLD/FPGA Development System. The system software includes MAX+plus II

manager and download manager DNLD programs.

1.4.1. Installing Software

1. Put the supplied CPLD/FPGA Development CD-ROM into CD player. The

install program auto runs and the MAX+pus II Install window is shown in

Figure 1-23.

gambar 1-23 Max+Plus install window





2. Choose the Full/Custom/FLEXIm Server to open the Welcome window shown in

Figure 1-24.

gambar 1-24 Welcome window

3. Click on the Next button to open the MAX+plus II License Agreement window

as shown in Figure 1-25.

gambar 1-25 Liscensi aggreement





4. Read the license agreement throughout and then click on Yes button. The

Information window is shown in Figure 1-26.

gambar 1-26 Liscensi aggreement

5. Click Next to open the User Information window as shown in Figure 1-27.

gambar 1-27 User information





6. Type your name and company in the Name and Company fields, respectively.

Then click on Next to open the Setup Type window shown in Figure 1-28.

gambar 1-28 Setup type

7. Select Full Installation item and click Next button to open the first Choose

Destination Location window shown in Figure 1-29.

gambar 1-29 Destination folder





8. Click Next to open the second Choose Destination Location window as shown in

Figure 1-30.

gambar 1-30 Destination folder 2

9. Click Next to open the third Choose Destination Location window as shown in

Figure 1-31.

gambar 1-31 Destination folder 3





10. Click Next to open the Select Program Folder window as shown in Figure 1-32.

gambar 1-32 Select folder program window

11. Click Next to open the Start Coping Files window as shown in Figure 1-33.

gambar 1-33 Before installation





12. Click Next to start installing the software. Once completed, a Question dialog

box is shown in Figure 1-34.

gambar 1-34 Question dialog

13. Click on Yes button. A readme window will display as shown in Figure 1-35.

gambar 1-35 Readme window





14. Close the windows. Execute C:\Programs\Altera\MAX+plus II v10.1 program to

open the MAX+plus II Manager window as shown in Figure 1-36.

gambar 1-36 Max + plus manager window

15. Use the Options-License Setup command on the toolbar to open the License

Setup window as shown in Figure 1-37.

gambar 1-37 Max + plus manager window





16. Click on the System Info button to view your system information as shown in

Figure 1-38.

gambar 1-38 Lisensi setup window

17. Write down your C: drive serial number displayed and click OK. Close the

License Setup window. Visit Altera web site

http://www.altera.com/authcode/index.html and select MAX+plus II Software

for Students and Universities item to request free software license.

18. Altera will e-mail a license.dat file to you. Save this file into C:\maxplus2 folder.

Open the License Setup window again. Click on Browse and select

C:\maxplus2\license.dat as shown in Figure 1-37. Then click on OK button.

Close the License Setup window





gambar 1-39 Lisensi setup window

19. Copy E:\DNLD3.exe (or DNLD82.exe for WIN2000/NT/XP) file to maxplus2

folder (from My Computer or File Manager). Create DNLD3 shortcut on

desktop.

20. The software installation is now completed.

21. Copy E:\EXP folder (this folder includes 3 example folders) files to max2work

folder (from My Computer or File Manager).

1.4.2. Installing Hardware

To load the completed designs to FPGA device for emulation, you must link the

computer to the CPLD/FPGA Development System CIC-310 using RS-232 cable.

1. With all powers off, connect the RS-232 port (COM1 or COM2) on personal

computer to the RS-232 connector (P1) on FPGA board SN-PLDE2 using the

supplied 9-pin cable.

2. Make sure that the voltage select switch 115V/230V on the bottom panel of

CIC-310 is in a correct position. Connect the AC socket on CIC-310 rear

panel to the wall outlet via the supplied AC cord.

3. Turn on the power. The power indicator should light up. If not, turn off the

power and check the fuse on the rear panel.

4. Proceed to the next Chapter for basic operation of software and hardware.


UNIT II OPERASI DASAR|Tujuan Praktikum



UNIT II OPERASI DASAR

2.1. Tujuan Praktikum

1. Mahasiswa mampu mempraktekan operasi dasar untuk perancangan unti logic

(digital) menggunakan software MAX+plus II dan sistem CPLD/FPGA

2. Mahasiswa mampu memahami operasi dasar untuk perancangan unti logic

(digital) menggunakan software MAX+plus II dan sistem CPLD/FPGA

2.2. Dasar Teori

Arsitektur aplikasi Max+plus II yang akan digunakan dalam percobaan kali ini,

adalah seperti tampak pada gambar 2-0 berikut :

gambar 2-0 Arsitektur Maz+Plus II

MAX+plus II graphic editor merupakan program capture skematik yang

memungkinkan kita untuk mengedit file gambar perancangan (.gdf) yang

mengandung kombinasi primitif, simbol dengan berbagai macam fungsi. Text editor

digunakan untuk mengedit file perancangan text (.tdf) pada bahasa deskripsi

hardware. Simbol editor memungkinkan kita untuk membuat user-define symbol dari

file perancangan grafik atau text. floorplan editor memungkinkan kita untuk

memberikan tanda nodes atau pins secara cepat dan mudah.


UNIT II OPERASI DASAR|Dasar Teori



Untuk melakukan konfiguration file dari PC ke SEEPROM atau FPGA device,

CIC-310 CPLD/FPGA Development System digunakan download manager seperti

ditunjukkan pada Gambar 2-1. Ada empat download manager yang disertakan pada

Cdyaitu:

1. DNLD3.exe Untuk EPF8282ALC84 underwindow 98.

2. DNLD82.exe untuk EPF8282ALC84 underwindow 2000/NT/XP

3. DNLD10.exe untuk EPF10K10LC84 under window 98

4. DNLD102.exe untuk EPF10K10LC84 under window 2000/NT/XP

gambar 2-1 Operasi download manager

Operasi-operasi yang akan dipelajari meliputi: a) bagaimana mengedit dan

membuat rangkaian logika dengan graphic editor dan menyimpanya sebagai file

GDF, b) Bagaimana mengkompilas hasil perancangan, c) Bagaimana melengkapi

penandaan pin dengan floorplan editor dan d) bagaimana melakukan load data dan

konfigurasi FPGA serta emulasi hasil perancangan menggunakan CPLD/FPGA

Development System.





2.2.1. Merancang menggunakan graphics editor

1. Buka program Max+plus II sehingga tampak seperti gambar 2-2 dibawah ini :

gambar 2-2 Jendela utama aplikasi max + plus II

2. Pilih command Name pada menu File/Project dan selanjutnya project name

dialog box seperti ditunjukkan pada Gambar 2-3 akan muncul. Pilih

Max2Work pada kotak Directories, selanjutnya tuliskan project name

dengan menulis cpldex/primit dan tekan OK. Setelah kotak selanjutnya

muncul tekan OK untuk membuat sub direktori cpldex.

gambar 2-3 Kotak dialog nama project





3. Pilih New command dari menu File. Pilih Graphic Editor file pada kotak

dialog seperti ditunjukkan pada gambar 2-4, kemudian tekan OK. Akan

muncul jendela Graphic Editor dengan nama Untitled1-Grapnic Editor.

gambar 2-4 Kotak dialog baru

4. Double klik pada jendela graphics editor, maka akan muncul jendela baru

seperti tampak pada gambar 2-5 dibawah ini :

gambar 2-5 Jendela graphics editor





5. Pilih Enter Symbol dari menu Symbol untuk memunculkan kotak dialog

Enter Symbol seperti ditunjkkan pada Gambar 2-6 dibawah ini :

gambar 2-6 Jendela dialog simbol

6. Pilih prim dari Directories dan NOT dari Symbol File, gerbang NOT akan

muncul pada jendela Graphic Editor.





7. Ulangi langkah 5-6 untuk memasukan simbol lain yang akan digunakan

sebagai masukan dan pilih input pada Symbol File. Click tombol 3 pada

toolbar disisi kiri window, dan hubungkan input dengan gerbang NOT

menggunakan mouse. Hasilnya seperti ditunjukkan pada Gambar 2-7,

dibawah ini :

gambar 2-7 Gerbang masukan not dengan masukan

gambar 2-8 Gerbang masukan not dengan masukan dan keluaran





8. Double klik pada PIN_NAME dan ganti dengan NOT_IN dan NOT_OUT

9. Lengkapi perancangan untai seperti ditunjukkan pada Gambar 2-9. Pilih

command Save As dari menu File untuk menyimpan hasil perancangan

sebagai file primit.gdf. Untuk mengkopi sebuah elemen untuk untai lainya,

copy element dan paste ke untai lainya dengan menggunakan select-copy-

paste

gambar 2-9 Gerbang logika standard (primit.gdf)





2.2.2. Kompilasi Project

1. Untuk mengkompilasi sebuah rancangan, pilih command Device dari menu

Assign. Kotak dialog Device ditunjukkan pada Gambar 11. Pilih FLEX8000

untuk device family dan EPF8282ALC844 untuk device type kemudian tekan

OK.

gambar 2-10 Kotak dialog device

2. Pilih Global Project Device Options dari menu Assign, maka akan muncul

kotak dialog seperti tampak pada gambar 2-11 dibawah ini :





gambar 2-11 Global project device options

3. Pilih Pasive serial pada configuration Sheme drag-down box, dan hapus

semua tanda x pada Reverse dan Tri-state field. Kemudian tekan OK. Pilih

Global Project Logic Synthesis dari menu Assign untuk membuka dialog

box Global Project Logic Synthesis seperti ditunjukkan pada Gambar 2-12.

Pilih Fast pada synthesis style kemudian tekan OK.





gambar 2-12 Global project logic synthesis options

4. Pilih Project Save & Check dari menu File untuk memilih dan menyimpan

project design. Jendela Compiler ditunjukkan pada Gambar 2-13. Jika terjadi

kesalahan, temukan dan modifikasi kesalahan pada diagram rangkaian dan

ulangi langkah ini.





gambar 2-13 Jendela kompiler

2.2.3. Penandaan menggunakan floorplan editor

1. Pilih Floorplan Editor dari menu Max+plus II untuk membuka jendela

Floorplan Editor. Pilih command Device View dari menu Layout. Dengan

drag and drop tandai pin-pin inputs outputs pada FPGA dari field Unassigned

Nods & Pins ke FPGA pins seperti ditunjukkan Gambar 2-14.

Iput-inputnya adalah :

NOT_IN=P01=S1-1, AND_IN0=P02=S1-2, AND_IN1=P03=S1-3,

OR_IN0=P04=S1-4, OR_I1=P05=S1-5, XOR_IN0=P07=S1-6,

XOR_IN1=P08=S1-7.

Output-outputnya adalah :

NOT_OUT=P13=SA1, AND_OUT=P14=SB1, OROUT=P15=SC1,

XOR_OUT=P16=SD1.





gambar 2-14 Jendela floorplan editor

2. Pilih Project Save & Compile command dari menu File maka akan tampak

pada gambar 2-15 dibawah ini :

gambar 2-15 Kompilasi project





2.2.4. Loading konfigurasi dan Managemen File

1. Anda dapat merancang gerbang NOT, gerbang AND 2-input, gerbang OR 2-input,

dan gerbang XOR 2-input. Pins input P01 sampai P07 dihubungkan pada ligoc

switch S1-1 sampai S1-8 pada S1.

2. Pins output P12,P14,P15, dan P16 dihubungkan dengan garis A, B, C, D dan E

pada display 7 segment D1. Hubungkan SC1 k GND dengan jumper cap. masuk

ke jendela program manager dengan menekan ALT+TAB dan jalankan DLND3

download manager. Jendela seperti ditunjukka Gambar 2-16.

gambar 2-16 Jendela DNLD3

3. FPGA tipe EPF2882ALC84 secara memiliki memori internal 5KB untuk

menyimpan konfigurasi data pada project design dari host komputer melalui serial

port RS-232 (COM1 atau COM2).

4. Untuk meningkatkan kecepatan transmisi, compress DNLD program compresses

file perancangan dan kirim ke SEEPROM. ADD buton digunakan untuk menulis

file khusus ke SEEPROM dan DEL button digunakan untuk menghapus file

khusus pada SEEPROM. Act button untuk men-setup executable file, file dengan

nama a”*’ (timer2 pada contoh ini), berada pada SEEPROM. Ketika konektor

EXE MODE J6 tertutup dan power dinyalakan, maka CIC-310 CPLD/FPGA

Development System secara otomatis menjalankan secara otomatis file executable.





gambar 2-17 Jendela komunikasi port

5. Pilih COM Port RS 232 pada menu OPTION. Kotak dialog ditunjukkan pada

Gambar 18, Tekan OK

gambar 2-18 Memilih 8dltch

6. Tekan tombol OK kemudian tombol Add, maka akan tampak seperti gambar 2-19

dibawah ini :





gambar 2-19 Reload 8dltch

7. Click OK maka file 8dltch akan dimasukan kedalam SEEPROM seperti tampak


gambar 2-20 Reload 8dltch

8. Untuk mengambil primit dari PC ke FPGA maka pilih primit dari files, seperti

tampak pada gambar 2-21 dibawah ini :





gambar 2-21 Memilih file primit

9. Click OK kemudian klik kanan untuk mengetahui informasinya, seperti tampak


gambar 2-22 Konfigurasi FPGA dengan disk file

10. Ketika selesai dilengkapi maka akan muncul informasi seperti tampak pada

gambar dibawah ini :





gambar 2-23 Konfigurasi selesai

2.2.5. Emulasi hasil perancangan

1. Atur 6 DIG PARAREL-SERIAL 7-SEGMEN DISPLAY ke mode pararel dan

hubungkan SC1 ke GND menggunakan jumper, dengan menggunakan switch

logika S1 maka atur keadaaan masukan dan amati keadaan ekluaran dari 7-

SEGMEN DISPLAY, cocokan keadaan seperti tampak pada tabel 2-0

dibawah ini :





Tabel 2-0 Operasi logika


UNIT III RANGKAIAN KOMBINASIONAL|Tujuan Praktikum



UNIT III RANGKAIAN KOMBINASIONAL


1. Mahasiswa dapat merancang rangkaian kombinasional menggunakan Max +plus II

3.2. Dasar Teori

3.2.1. Line decoder 2 ke 4

Decoding merupakan proses penting dalam beberapa aplikasi seperti

multiplexing data, kecepatan multiplexing, memory addresssing, dan peubah digital

ke analog. Peralatan untuk melakukan proses decoding disebut sebagai decoder

(merupakan rangkaian kombinasional sederhana). Pada percobaan kali ini digunakan

dua buah masukan (s0 dan s1) yang akan didekodekan menjadi keluaran (m0, m1,

m2, m3).

m0=/s0./s1 m1=s0./s1

m2=/s0./s1 m3=s0.s1

Seperti tampak pada gambar 3-0 dibawah ini

gambar 3-0 Line dekoder 2 ke 4


UNIT III RANGKAIAN KOMBINASIONAL|Dasar Teori



3.2.2. Line multiplexer 4 ke 1

Multiplexer merupakan rangkaian digital yang memiliki banyak masukan dan

satu keluaran. Untuk menentukan sinyal masukan dibutuhkan sebuah kendali pada

masukan. Sebagai contoh multiplexer memiliki data masukan d0, d1, d2, dan d3 dan

empat buah keluaran yaitu dec0, dec1, dec2, dan dec3, maka nilai keluarannya

sebesar :

Y = d0.dec0 + d1.dec1 + d2.dec2 + d3.dec3

Persamaan ini, digambarkan 3-1 seperti berikut ini :

gambar 3-1 Line multiplexer 4 ke 1





3.2.3. Unit logika

Untuk merancang sebuah rangkaian logika kita membutuhkan unit-unit logika

seperti NOT, OR, AND, XOR. Dalam unit ini kita akan menggunakan keluaran

dekoder m0 - m3 sebagai masukan dec1 – dec4 dari multiplexer sedangkan masukan

s0 dan s1 dari dekoder digunakan sebagai masukan multiplexer, perhatikan gambar

3-2 dibawah ini :

gambar 3-2 Unit logika (lu.gdf)

Maka persamannya :

Y = (/s0 . /s1) . /a + (s0 . /s1) . (a . b) + (/s0 . s1) . (a + b) + (s0 . s1) . (a b)





3.2.4. Unit aritmatik penjumlah (full adder)

Penjumlah biner dapat dikategotikan menjadi dua bagian yaitu full adder dan half

adder. Half adder akan menjumlahkan dua buah biner dari menghasilkan carrier,

seperti tampak pada tabel 3-0 dibawah ini :

Tabel 3-0 Tabel kebenaran a half adder

Sebuah full adder memiliki tiga buah masukan dengan kondisi keluaran seperti

pada tabel 3-1 dibawah ini :

Tabel 3-1 Tabel kebenaran a full adder

Dengan jumlah keluaran :

s = x y ci

Dengan jumlah carrier keluaran :

s = (x.y) + (y.ci) + (x.ci)





Perhatikan gambar 3-3 dibawah ini :

gambar 3-3 Full adder 1 bit (fadd.gdf)

3.2.5. Full adder 4 bit

Full adder 4 bit dapat diperoleh dengan jalan menyusun secara pararel 1 bit full

adder, seperti tampak pada gambar 3-4 dibawah ini :

gambar 3-4 Full adder 4 bit (4add.gdf)





Dimana setiap co dihubungkan dengan carry in pada bit yan lebih tinggi


Full adder 8 bit dapat diperoleh dengan jalan menyusun secara pararel 4 bit full

adder ditambah menghubungkan keluaran carry ke masukan carry, seperti tampak

pada gambar dibawah ini :

gambar 3-5 Full adder 8 bit (8add.gdf)





3.2.7. Aritmatika dan unit logika

Sebuah logika aritmatika dan unit (ALU) menggambarkan jenis dari operasi

logika dan aritmatika dengan dua masukan seperti ADD, SUBSTRACT, AND, OR,

XOR, selain itu pula increment, decrement..

Perhatikan gambar 3-6 dibawah ini, menggambarkan sebuah rangkaian ALU,

dengan fungsi select pada masukan A/L 1 untuk aritmatika dan 0 untuk logka, dan

terdapat tiga masukan yaitu (A/L, s0 dan s1), sehingga bisa melakukan empat operasi

logka.

Untuk masukan s0=s1=0 dan A/L=1 full adder dinyatakan oleh persamaan :

Y = (y. s1) s0 = (y . 0) 1 = 1

Untuk masukan s0=1 s1=0 dan A/L=1 full adder dinyatakan oleh persamaan :

Y = (y. s1) s0 = (y . 0) y = y


Y = (y. s1) s0 = (y . 1) 1 = 1y


Y = x . /y


Y = x . /y + 1

gambar 3-6 ALU (alu.gdf)





3.2.8. 4 Bit ALU

Seperti tampak pada gambar 3-7 dibawah ini memperlihatkan 4 bit ALU yang

dibangun dari 1 bit ALU dengan data masukan A0IN – A3IN dan keluaran S0OUT –

S3OUT. Fungsi masukan select A/LS, MSO dan MS1 CBI masukan carry dan CBO

keluaran carry

Kasus khusus yaitu (A3IN – A1IN) minus 1 plus CBI ketika A/LS = 1, MS1=0

dan MS0 = 0, dan dalam kasus seperti itu operasi setiap ALU 1 bit adalah x + 1 +ci,

oleh karena itu 4 bit ALU beroperasi (A3IN – A1IN) plus (B3IN – B1IN) plus CBI =

(A3IN – A1IN) plus (1 plus 1 plus 1 plus 1 plus 1) plus CBI = (A3IN – A1IN) plus

1111B plus CBI dan menghasilkan (A3IN – A1IN) minus 1 plus CBI

gambar 3-7 4 bit ALU (alu4.gdf)





3.2.9. 4 Bit ALU menggunakan 74181

Gambar 3-7 merupakan 74181 yaitu sebuah ALU 4 bit, yang mampu beroperasi

pada 16 biner aritmatika, seperti pada tabel dibawah ini :

Tabel 3-2 Operasi 4 bit 47181 (active low)





Tabel 3-3 Operasi 4 bit 47181 (active high)

Operasi ini memiliki 4 sebagai fungsi masukan (S0, S1, S2, S3) termasuk

didalamnya penjumlahan, pengurangan, pembagian, decrement, increment dan





straight transfer. Ketika berlangsung operasi aritmatika maka mode kontrol masukan

(M) akan berada pada mode LOW.

74181 ini dirancang tidak hanya untuk memenuhi kebutuhan operasi aritmatika

saja tetapi juga kebutuhan 16 operasi boolean dengan dua variabel dengan

memanfaatkan empat fungsi masukan (S0, S1, S2, S3) dengan mode kontrol (M)

pada mode HIGH, 16 fungsi logika ini termasuk didalamnya adalah XOR, AND,

NAND, NOR dan OR.

47181 dapat juga dijadikan sebagai komparator, yaitu akan membandingkan

keluaran A=B dan ini terjadi pada mode HIGH, ALU akan berada pada mode /Cn =

0, ketika kondisilah ini dibandingkan.

Ketika kecepatan operasi bukan merupakan hal yang paling utama, maka Cn dan

ripple keluaran (Cn + 4) akan ada. Untuk operasi aritmatika dengan kecepatan tinggi

maka digunakan look-ahead carry untuk kecepatan pembangkitan carry, ketika satu

stage digunakan maka pembangkitan carry keluaran G dan propagasi keluaran (P)

menggunakan persamaan oleh :

G1 = A1 . B1, P1 = A1 B1, maka C1 = G1 + P1 . Ci

Jika digunakan dua stages, maka nilai carry pada stage 2 adalah :

C2 = G2 + P2 . C1

= (A2 + B2) + (A2 B2)(G1 + P1 . C1)


UNIT III RANGKAIAN KOMBINASIONAL|Alat dan Bahan



gambar 3-8 74181 8-bit ALU

3.3. Alat dan Bahan

1. Modul trainner FPGA

2. Satu Perangkat Personal Komputer


UNIT III RANGKAIAN KOMBINASIONAL|Pengamatan dan Percobaan



3.4. Pengamatan dan Percobaan

3.4.1. 2 to 4 Line Decoder

Dengan menggunakan graphic editor susunlah rangkaian dekoder seperti

tampak pada gambar 3-0 diatas dan simpan dengan nama dekode24.gdf

Dengan menggunakan floorplan editor konfigurasikan PIN FPGA pada I/O

SIGNAL dan DEVICES seperti tampak pada gambar 3-9 dibawah ini :

gambar 3-9 Konfigurasi PIN decode 24

Masukan :

S0 = P01 = S1-1, S1=P02=S1-2

Keluaran :

m0 = P55 = D17, m1=P56=D18, m2=P57=D19, m3=P58=D20

Kompilasilah project

Dengan menggunakan DNLD3, download hasil perancangan tersebut

kedalam CPLD/FPGA CIC-310





Atur keadaan masukan seperti pada tabel 3-4 dibawah ini

Tabel 3-4 Tabel kebenaran dekoder 2-4

Cek setiap keluaran berdasarkan keadaan masukan pada tabel 3-4 tersebut

Pilihlah perintah create default symbol dari Menu File dan Save gambar

tersebut dengan nama decode24.sym, perhatikan gambar 3-10 dibawah ini :

gambar 3-10 decode24.sym





3.4.2. 4 to 1 line multiplexer

Dengan menggunakan graphic editor susunlah rangkaian multiplexer

seperti tampak pada gambar 3-1 diatas dan simpan dengan nama seld4.gdf



gambar 3-11 Konfigurasi PIN untuk seld4

Masukan :

Masukan data :

d0 = P06 = S1-5, d1 = P07 = S1-6, d2 = P08 = S1-7, d3 = P09 = S1-8

Kontrol data :

dec0 = P01 = S1-5, dec1 = P02 = S1-6, dec2 = P03 = S1-7,

dec3 = P04 = S1-4

Keluaran :

y = P13 = SA1




Atur 6 DIG PARAREL-SERIAL 7-SEGMENT DISPLAY kedalam mode

pararel dan hubungkan SC1 dengan GND menggunakan jumper






Tabel 3-5 Tabel kebenaran liner multiplexer 4 ke 1


Pilihlah perintah create default symbol dari Menu File dan Save gambar

tersebut dengan nama seld4.sym

3.4.3. Unit Logika

Simbol pada gambar 3-3 diatas merupakan kombinasi dari percobaan 3-4-1

diatas sedangkan 3-11 dibawah ini merupakan data selektor

Dengan menggunakan graphics editor, lengkapi gambar seperti tampak

pada gambar 3-12 dibawah ini dan simpan dengan nama dsel4.gdf

gambar 3-12 dsel4.gdf





Pilih create default symbol dari menu file dan simpan dengan nama

dsel4.sym

Dengan menggunakan graphics editor, buatlah rangkaian seperti tampak

pada gambar 3-3 diatas dan simpan dengan nama lu.gdf

Double klik pada simbol dsel4 untuk melihat secara detil rangkaian tersebut

seperti tampak pada gambar 3-12 diatas

Pilih hierarchy display dari menu MAX+PLUS II untuk menampilkan

secara hirarki seperti tampak pada gambar 3-13 dibawah ini :



gambar 3-13 Tampilan hirarki lu.gdf





gambar 3-14 Konfigurasi PIN lu

Dengan data masukan :

a = P01 = S1-1 dan b = P02 = S1-2

s0 = P06 = S1-5 dan s1 = P07 = S1-6

Dengan data keluaran :

y = P34 = SA5

Kompilasi project








Tabel 3-6 Tabel kebenaran unit logika






3.4.4. Unit aritmatika – full adder

Dengan menggunakan graphic editor lengkapi rangkaian multiplexer

seperti tampak pada gambar 3-4 diatas dan simpan dengan nama fadd.gdf

Pilih create default symbol dari Menu File dan simpan dengan nama

fadd.sym



Masukan :

x = P01=S1-1, y = P02=S1-2, ci = P03=S1-3

Keluaran :

s = P13 = SA1, co = P14 SB1

gambar 3-15 Konfigurasi PIN fadd











Tabel 3-7 Tabel kebenaran 1 bit full adder



Dengan menggunakan graphic editor susunlah rangkaian 4-bit full adder

seperti tampak pada gambar 3-5 diatas dan simpan dengan nama 4add.gdf


4add.sym



Masukan :

x0 = P01=S1-1, x1 = P02=S1-2, x2 = P03=S1-3, x3 = P04=S1-4,

y0 = P06=S1-5, y1 = P07=S1-6, y2 = P08=S1-7, y3 = P08=S1-8,

ci = P34 = S2-1

Keluaran :

s0 = P55 = D17, s1 = P56 = D18, s2 = P57 = D19, s3 = P58 = D20, co =

P60= D21





Tabel 3-8 Tabel kebenaran 4 bit full adder







Dengan menggunakan graphic editor susunlah rangkaian 4-bit full adder

seperti tampak pada gambar 3-6 diatas dan simpan dengan nama 8add.gdf


4add.sym



Masukan :

x0 = P01=S1-1, x1 = P02=S1-2, x2 = P03=S1-3, x3 = P04=S1-4,

x4 = P06=S1-5, x5 = P07=S1-6, x6 = P08=S17, x7 = P09=S1-8,

y0 = P35=S2-1, y 1 = P36=S2-2, y2 = P37=S2-3, y3 = P38=S2-4,

y4 = P39=S2-5, y5 = P40=S2-6, y6 = P41=S2-7, y7 = P42=S2-8,

ci = P43 = S3-1

Keluaran :

s0 = P55 = D17, s1 = P56 = D18, s2 = P57 = D19, s3 = P58 = D20,

s4 = P60 = D21, s5 = P61 = D22, s6 = P62 = D23, s7 = P63 = D24,

co = P64= D25











Cek setiap keluaran berdasarkan keadaan masukan





3.4.7. Unit logika aritmatika

Dengan menggunakan graphic editor susunlah rangkaian 4 ALU seperti

tampak pada gambar 3-7 diatas dan simpan dengan nama alu.gdf dan

alu.sym



Masukan :

A/L = P01 = S1-1, ci = P02 = S1-2, s0 = P03 = S1-3, s1 = P04 = S1-4, x =

P06 = S1- 5, dan y = P07 = S1 - 6

Keluaran :

s0 = P13 = SA1, co = P14, SB1

gambar 3-18 Konfigurasi PIN alu






Atur keadaan masukan seperti pada tabel 3-9 dan 3-10 dibawah ini





Tabel 3-9 Tabel kebenaran ALU dalam operasi logiika A/L = 1

Tabel 3-10 Tabel kebenaran dekoder 2-4 operasi logiika A/L = 0

Cek setiap keluaran berdasarkan keadaan masukan pada tabel 3-9 dan 3-10

tersebut,





3.4.8. 4-bit ALU

Dengan menggunakan graphic editor susunlah rangkaian 4 ALU seperti

tampak pada gambar 3-8 diatas dan simpan dengan nama alu4.gdf dan

alu4.sym



Masukan :

A0IN = P01 = S1-1, A1IN = P02 = S1-2, A2IN = P03 = S1-3,

A3IN = P04 = S1-4, B0IN = P06 = S1-5, B1IN = P07 = S1-6

B2IN = P08 = S1-7, B3IN = P09 = S1-8,

MS0 = P34 = S2-1, MS1 = P35 = S2-2, A/LS = P36=S2-3,

CBI = P37 = S2-4

Keluaran :

S0OUT = P55 = D17, S1OUT = P56 = D18, S2OUT = P57 = D19,

S3OUT = P58 = D20, CBOUT = P60 = D21.





gambar 3-19 Konfigurasi PIN alu






Cek setiap keluaran berdasarkan keadaan masukan.





3.4.9. 4-bit ALU 74181

Dengan menggunakan graphic editor susunlah rangkaian 8-bit ALU seperti

tampak pada gambar 3-20 dibawah dan simpan dengan nama alu181.gdf

Pilih enter default symbol dari Symbol Menu dan pilih

c:\maxplus2\max2lib\mf

Pilih 74181 dari Symbol Files dan kilik OK

74181 akan tampil dalam graphics editor



gambar 3-20 8-bit alu (8alu.gdf)

Masukan :

A01N = P01 = S1-1, A1N = P02 = S1-2, A2IN = P03 = S1-3,

A3IN = P04 = S1-4, A4IN = P06 = S1-5, A5IN = P07 = S1-6,

A6IN = P08 = S1-7, A7IN = P09 = S1-8

B01N = P34 = S2-1, B1N = P35 = S2-2, B2IN = P36 = S2-3,

B3IN = P37 = S2-4, B4IN = P38 = S2-5, B5IN = P39 = S2-6,

B6IN = P40 = S2-7, B7IN = P41 = S2-8

CIN = P43 = S3-1, ALM = P44 = S3 – 2, MS0= P45 = S3 -3,

MS1 = P46 = S3 – 4, MS2 = P48=S3-5, MS3 = P49 = S3 – 6,





Keluaran :

F0OUT1 = P55 = D17, F1OUT1 = P56 = D18, F2OUT1 = P57 = D19,

F3OUT1 = P60 = D21, F4OUT1 = P61 = D22, F5OUT1 = P62 = D23,

F6OUT1 = P63 = D24, F7OUT1 = P64 = D25

COUT = P65 = D26, AEQB01 = P66 = D27, CAS = P70 = D30,

COGEN = P71 = D31, COGEN1 = P72 = D32, COPRG = P13 = SA1,

COPRG 1 = P14 = SB1





gambar 3-21 Konfigurasi PIN alu181






Dengan menggunakan DNLD3, download hasil perancangan tersebut kedalam

CPLD/FPGA CIC-310



Cek setiap keluaran berdasarkan keadaan masukan.


UNIT IV HARDWARE DESCRIPTION LANGUAGE (HDL)|Tujuan Praktikum



UNIT IV HARDWARE DESCRIPTION LANGUAGE (HDL)


1. Mahasiswa mampu mempelajari konsep dasar Hardware Description Language

(HDL) menggunakan MAX+plus II

2. Mahasiswa mampu merancang sebuah Hardware Description Language (HDL)

menggunakan MAX+plus II

3. Mahasiswa mampu mensimulasikan sebuah Hardware Description Language

(HDL) menggunakan MAX+plus II

4.2. Dasar Teori

Hardware Description Language (HDL) merupakan bahasa pemrograman

tingkat tinggi yang bersifat modular yang khusus digunakan untuk merancang

rangkaian logika kombinasi komplek, tabel kebenaran, mesin keadaan serta logika

parameter. Altera Hardware Description Language (AHDL) yang akan digunakan

dalam percobaan kali ini telah terintegrasi dengan MAX + plus II system

Dalam percobaan kali ini kita akan menggunakan editor dari MAX + plus II

system tersebut untuk membuat sebuah file teks AHDL yang kemudian

mengkompilasinya menjadi file TDFs untuk membuat file keluaran yang akan

digunakan untuk simulasi, analisis waktu dan pemrograman perangkat. Kemampuan

lain yang dimiliki oleh editor ini adalah bisa mengeksport file kedalam bentuk file

TDX (Text Design Export File) dan TDO (Teks Design Output Files).

Secara umum bahasa assembler sangat cepat ketika digunakan untuk

mikrokomputer. Sebagai contoh untuk mikrokomputer 8051 yang menggunakan

bahasa pemrograman assemblernya mendukung operasi XOR dimana input yang

digunakan padalah P01 dan P02 dan keluaran P03

Perhatikan contohnya berikut ini :

ST 1. MOV C,/P01 Invert bit and loads it to carry

2. AND C,P02 C=/P01 . P02

3. MOV 10H,0,C Load Carry bit to 10H. 0 Bit

4. MOV C,/P02 Invert P.092 bit and loads it to carry flag

5. AND C,/P01 C=/P01 . P02

6. ORL C,10H,0 C=(P01./P02) OR (/P01.P02) = P01 P02

7. MOV P03,C Load Carry bit to P03

8. AJMP ST Jump to ST


UNIT IV HARDWARE DESCRIPTION LANGUAGE (HDL)|Dasar Teori



Dengan asumsi bahwa frekuensi operasi dari 8051 aadalah sebesar 12 MHz dan

waktu eksekusi untuk satu operasi adalah 1 s, maka total waktu yang dibutuhkan

adalah sebesar 9 s (1 s x 8 + 1s) untuk mengeksekusi program tersebut diatas

4.2.1. Dekoder 16 Bit

Untuk memahami perintah HDL lihatlah pada gambar 4-0 dibawah ini, perintah

SUBDESIGN mendeklarasikan desain dengan nama file adalah decode 1, simbol “(“

adalah tanda mulainya pendefinisian variable sedangkan “)” menandakan

berakhirnya, sedangkan tanda “=” sebagai pernyataan STATEMENT atau

memberikan nilai pada variable tersebut.

gambar 4-0 Dekoder 16 Bit

CONSTANT IO_ADDRESS = H"0370"

SUBDESIGN decode2

(

a[15..0] : INPUT;

ce : OUTPUT;

)

BEGIN

ce = (a[15..0] == IO_ADDRESS);

END;

chip_enable = /address15*/address14*/address13*/address12*

/address11*/address10* /address9*/address8*/address7*

/address6*/address5*/address4*/address3*/address2*/address1*

/address0





Address [15..00] mendefinisikan bahwa modul terdiri atas 16 variable dengan

address sebagai nama variablelnya. Tanda “:” digunakan unutk mendefinisikan tipe

dari variabel. Dalam contoh kali ini address0 sampai address15 digunakan sebagai

masukan sedangkan chip_enable sebagai keluaran. Program utama selalu diawali

dengan BEGIN dan diakhiri dengan END, tanda “;” adalah akhir suatu baris program

sedangkan “%” adalah untuk komentar.

Variabel keluaran harus ditempatkan di sisi kiri dari tanda “=”, sedangkan

variable masukan berada disisi kanannya. Address[15…0] == H “0370” berarti

masukan sama dengan 0370 dalam bilangan heksa. Ketika masukan sama dengan

0370H maka keluaran akan berada pada keluaran level tinggi.

4.2.2. Adder 8-Bit

Selain yang telah disebutkan sebelumnya HDL juga cocok digunakan untuk

merancang rangkaian logika kombinasional dan operasi kelompok (group).

Perhatikan contoh operasi logika dibawah ini

SUBDESIGN boole1

(

a0, a1, b : INPUT;

out1, out2 : OUTPUT;

)

BEGIN

out1 = a1 & ! a0

out2 = out1 # b

END;

Sebagaimana tertera dalam kode sumber diatas pemrograman menggunakan

HDL, perhatikan variable a0, a1, dan b dinyatakan sebagai masukan sedangkan out1

dan out2 sebagai keluaran, sedangkan “=” menyatakan logika ekuivalensi, &

mengacu pada fungsi AND sedangkan # mengacu pada fungsi OR sedangkan | pada

fungsi negasi. Keluaran dapat dinyatakan menggunakan sebuah pernyataan boolean

sebagai berikut :

out1 = a1 . /a0 and out2 = out1 + b





Jika anda menginginkan nilai variabel out1 berasal dari sebuah node maka kode

sumber tersebut berubah menjadi :

SUBDESIGN boole2

(

a0, a1, b : INPUT;

out2 : OUTPUT;

)

VARIABLE

out1 : NODE;

BEGIN

out1 = a1 & ! a0

out2 = out1 # b

END;

Setiap group atau kelompok dapat terdiri maksimal atas 256 unit atau bit, Dalam

pernyataan boolean sebuah group dapat dinyatakan oleh sebuah ekspresi boolean

group yang lain, sebuah node tunggal, atau level tegangan tetap yaitu VCC dan GND

atau dengan kata lain setiap bit dalam sebuah grouop dapat dinyatakan sebagai LSB

dan MSB dan bit.

Bit dalam group dapat dideklarasikan sebagai INPUTS dan OUTPUTS dan

NODES dengan menggunakan [N…M] atau dapat disederhanakan menjadi model

berikut ini [] dalam ekpresi logika.

Sebagai contoh a [] mengacu pada a [1..2], perhatikan contoh program dibawah

dari blater

OPTION BIT0 = MSB

SUBDESIGN group`

(

a[1..2] : INPUT;

d[1..2] : KELUARAN;

)

BEGIN

d[] = a[] + B”10”

END;

Sehingga pernyataan OPTION ini berarti akan menjadikan 0 sebagai MSB, atau

dengan kata lain bit yang berada disisi kanan bernilai 0.

d [] = a [] + B “10”

Pernyataan tersebut menyatakan operasi OR dengan masukan adalah a1, a2 dan

10 dalam biner sedangkan keluarannya adalah d1 dan d2, perhatikan tabel

kebenarannya, seperti pada tabel 4-0 berikut ini :





Tabel 4-0 Tabel kebenaran pada operasi d [] = a [] + B “10”

Sehingga dapat disimpulkan bahwa operasi kelomopok :

1. Operasi bitwise adalah operasi yang menyatakan sebuah group ke group

lainnya.

Sebagai contoh a [8 .. 6] = q [2 ..0] maka akan bernilai a8 = q2, a7 = q1 dan

a6 = q0

Contoh lainnya adalah a [8 .. 6] = q [2 ..0] # B”101” maka akan bernilai

a8 = q2 OR 1, a7 = q1 OR 0 dan a6 = q0 OR 1.

2. Ketika operasi tersebut tidak dilakukan antar group melainkan dengan VCC

atau GND sebagai berikut :

Contoh lainnya adalah d [8 .. 6] = VCC maka akan bernilai

d2, d1, d0 akan bernilai 1 karena ia akan mendapatkan nilai dari VCC yaitu

HIGH

3. Ketika dilakukan dengan 1 (1 dalam nilai desimal) maka 1 tersebut akan

menjadi LSB dan bit lainnya adalah 0

4. Ketika dilakukan dengan sebuah node maka semua bit yang akan terhubung

semuanya dengan node.





Perhatikan gambar 4-1 dibawah ini yang memperlihatkan ADDER 8 bit HDL.

Dimana hasil dari penjumlahan 8-bit dihasilkan dari penjumlahan 8 bit masukan a

dan masukan b.

gambar 4-1 Enkoder 16 Bit

4.2.3. Adder/Subtracter 8-Bit

Program pada gambar 4-2 dibawah ini menggambarkan penjumlahan dan

pengurangan 8 bit. Dalam program ini digunakan pernyataan IF-THEN-ELSE untuk

menguji nilai masukan, jika kondisi masukan sama dengan 1 akan dijumlah tapi akan

dikurangi ketika kondisi lainnya.

Pernyataan IF-THEN-ELSE yang digunakan dalam AHDL ini sama seperti

IF-THEN-ELSE pada umumnya dan statemen ini diakkhiri dengan ENDIF.

gambar 4-2 adder/subtracter 8 Bit





4.2.4. ALU 8-Bit

Pada percobaan 4.4.3 menggunakan graphic editor untuk merancang sebuah 8 bit

ALU. Sedangkan pada percobaan 4.4.4 kita akan menggunakan text editor untuk

operasi 8 bit ALU yaitu 4 operasi aritmatik dan 4 operasi logika, dengan memilih 3

mode masukan yaitu s0, s1, s2.

Programnya tampak seperti tabel 4 dibawah ini yang menggunakan mode 8

keadaan masukan. Masukan s2 digunakan untuk memilih operasi aritmatik (pada

posisi 0) dan operasi logika (pada posisi 1).

Tabel 4-1 Fungsi kontrol ALU

S2 S1 S0 Operasi

0 0 0 a [ ] + b [ ]

0 0 1 a [ ] - b [ ]

0 1 0 a [ ] + 1

0 1 1 a [ ] -1

1 0 0 not a [ ]

1 0 1 a [ ] AND b [ ]

1 1 0 a [ ] OR b [ ]

1 1 1 a [ ] XOR [ ]

Perhatikan gambar 4-3 dibawah ini :

gambar 4-3 adder/subtracter 8 Bit





4.2.5. Dekoder BCD to 7-Segmen

Dalam AHDL pernyataan TABLE digunakan untuk merancang dekoder dan

enkoder yang biasanya memiliki rangkaian dan tabel kebenaran yang komplek.

Program AHDL yang digunakan untuk merancang Decoder BCD ke 7 Segmen

tampak pada gambar 4-4 dan 4-5 dibawah ini.

gambar 4-4 Dekoder BCD to 7-segmen





gambar 4-5 Dekoder BCD to 7-Segmen

Perbedaan antara keduanya hanya terletak pada pendefinisian masukan yaitu

pada gambar 4-4 adalah masukan sebagai kelompok, sedangkan pada gambar 4-6

masukan dinyatakan sebagai masukan individual, x1, x2, dan x3.





4.2.6. Dekoder Binary ke 16-Segmen

Dekoder binary to 16-segmen dalam HDL tampak seperti gambar 4-6-1 dibawah

ini, masukan 6 bit j0-j5 akan dikodekan kedalam betuk 16 segmen s0-s15 dan s16

untuk DP (desimal point), perhatikan bentuk programnya berikut ini


UNIT IV HARDWARE DESCRIPTION LANGUAGE (HDL)|Alat dan Bahan



4.3. Alat dan Bahan

1. Modul trainner FPGA

2. Satu Perangkat Personal Komputer


4.4.1. Dekoder 16 bit

Dengan menggunakan text editor tersebut tulis kembali program dalam

gambar 4-0 diatas dan simpan dengan nama file decode1.tdf

Dengan floorplan editor, hubungkan pin FPGA ke I/O SIGNAL dan

DEVICE seperti tampak pada gambar 4-6 dibawah ini.

Alamat masukan

0 = P01 = S1 – 1, 1 = P02 = S1 – 2, 2 = P03 = S1 – 3, 3 = P04 = S1 – 4,

4 = P06 = S1 – 5, 5 = P07 = S1 – 6, 6 = P08 = S1 – 7, 7 = P09 = S1 – 8,

8 = P34 = S2 – 1, 9 = P35 = S2 – 2, 10 = P36 = S2 – 3, 11 = P37 = S2 – 4,

12 = P39 = S2 – 5, 13 = P40 = S2 – 6, 14 = P41 = S2 – 7,

15 = P41 = S2 – 8.

Keluaran chip_enable = P13 = SA1

gambar 4-6 Konfigurasi PIN decode 1


UNIT IV HARDWARE DESCRIPTION LANGUAGE (HDL)|Pengamatan dan Percobaan





Atur 6 DIG PARAREL-SERIAL 7 SEGMEN DISPLAY kedalam mode

pararel dan hubungkan SC1 ke GND menggunakan jumper

Atur alamat address15 - address0 ke 0000 0011 0111 000 (0370H) dan

amati keluarannya pada keluaran chip_enable, keluaran chip_enable akan

menjadi tinggi (SA1 = ON), coba masukan nilai yang lain sehigga SA1 =

OFF

4.4.2. Adder 8 Bit

Dengan menggunakan editor HDL tulislah kode sumber seperti tampak

pada gambar 4-2 diatas

Dengan menggunakan floorplan editor, konfigurasikan pin FPGA ke I/O

SIGNAL dan DEVICE seperti tampak pada gambar 4-7 dibawah ini.

gambar 4-7 Konfigurasi PIN gadd8





Alamat masukan

a0 = P01 = S1 – 1, a1 = P02 = S1 – 2, a2 = P03 = S1 – 3, a3 = P04 = S1 – 4,

a4 = P06 = S1 – 5, a5 = P07 = S1 – 6, a6 = P08 = S1 – 7, a7 = P09 = S1 – 8,

b0 = P34 = S2 – 1, b1 = P35 = S2 – 2, b2 = P36 = S2 – 3,

b3 = P37 = S2 – 4, b4 = P39 = S2 – 5, b5 = P40 = S2 – 6,

b6 = P41 = S2 – 7, b7 = P42 = S2 – 8.

Alamat keluaran

d0 = P55 = D17, d1 = P56 = D18, d2 = P57 = D19, d3 = P58 = D20

d4 = P60 = D21, d5 = P61 = D22, d6 = P62 = D23, d7 = P63 = D24



Amati keadaan keluaran





4.4.3. Adder/Subtracter 8 Bit

Dengan menggunakan editor HDL tulislah kode sumber seperti tampak

pada gambar 4-4 diatas

Dengan menggunakan floorplan editor, hubungkan pin FPGA ke I/O

SIGNAL dan DEVICE seperti tampak pada gambar 4-5 dibawah ini.

gambar 4-8 Konfigurasi PIN gads8

Alamat masukan

a7 = P01 = S1 – 1, a6 = P02 = S1 – 2, a5 = P03 = S1 – 3, a4 = P04 = S1 – 4,

a3 = P06 = S1 – 5, a2 = P07 = S1 – 6, a1 = P08 = S1 – 7, a0 = P09 = S1 – 8,

b7 = P34 = S2 – 1, b6 = P35 = S2 – 2, b5 = P36 = S2 – 3,

b4 = P37 = S2 – 4, b3 = P39 = S2 – 5, b2 = P40 = S2 – 6,

b1 = P41 = S2 – 7, b0 = P42 = S2 – 8, s = P43 = S3 – 1.

Alamat keluaran

d7 = P55 = D17, d6 = P56 = D18, d5 = P57 = D19, d4 = P58 = D20

d3 = P60 = D21, d2 = P61 = D22, d1 = P62 = D23, d0 = P63 = D24







Amati keadaan keluaran untuk s = 0 dan s = 1

Buatlah simbol seperti tampak pada gambar 4-9 dibawah ini :

gambar 4-9 gadsb8.sym

Untuk merancang adder dan subtracter menggunakan graphic editor dibutuhkan

dua buah penjumlah (adder) 4 bit seperti yang telah anda rancang pada percobaan

3-4-5. Ketika sebuah inverting ditambahkan dari penjumlahan ci menjadi 1, maka

penjumlah (adder) 4 beroperasi seperti 4 bit subtracter.

Pilihan masukan dari multiplekser digunakan untuk menentukan yang mana yang

akan dijumlahkan adalah operasi penjumlahan, yaitu untuk s = 1 dan s = 0 adalah

pengurangan. Rangkaian multipleksernya tampak pada gambar 4-11 dibawah ini

Dengan menggunakan graphic editor susunlah gambar rangkaian

multiplekser pada gambar 4-11 dibawah ini dan simpan dengan nama yang

berbeda yaitu 4mux2.gdf dan 4mux2.sys.

Buatlah rangkaian pada gambar 4-10 dan simpan dengan nama 4adsb.gdf

dan 4adsb.sym

Buatlah rangkaian pada gambar 4-12 dan simpan dengan nama 8adsbc.gdf

Hubungkan pin FPGA ke I/O SIGNAL dan DEVICE dan kompilasilah

Masukan :

AA0-AA7, BB0-BB7, CI, MSO to LOGIC SWITCH S1-S3 dan keluaran

SS0-SS8 untuk LOGIC LED DISPLAY D17 – D32.







Amati keadaan keluaran

gambar 4-10 4-bit adder/subtrancter (4adsb.gdf)





gambar 4-11 Rangkaian multiplekser (4mux2.gdf)

gambar 4-12 8-bit adder/subtrancter (8adsbc.gdf)





4.4.4. 8 Bit ALU Dengan menggunakan text editor tulislah program yang ada pada gambar

4-3 diatas tersebut diatas dan simpan dengan nama tgalu.tdf

Hubungkan pin FPGA pada I/O SIGNAL dan DEVICE seperti tampak pada

gambar 4-13 dibawah ini.

Kompilasilah

Alamat masukan

a7 = P01 = S1 – 1, a6 = P02 = S1 – 2, a5 = P03 = S1 – 3, a4 = P04 = S1 – 4,

a3 = P06 = S1 – 5, a2 = P07 = S1 – 6, a1 = P08 = S1 – 7, a0 = P09 = S1 – 8,

b7 = P34 = S2 – 1, b6 = P35 = S2 – 2, b5 = P36 = S2 – 3,

b4 = P37 = S2 – 4, b3 = P39 = S2 – 5, b2 = P40 = S2 – 6,

b1 = P41 = S2 – 7, b0 = P42 = S2 – 8, s2 = P43 = S3 – 1,

s1 = P44 = S3 – 2, s0 = P45 = S3 – 3.

Alamat keluaran

d7 = P55 = D17, d6 = P56 = D18, d5 = P57 = D19, d4 = P58 = D20

d3 = P60 = D21, d2 = P61 = D22, d1 = P62 = D23, d0 = P63 = D24



Amati keadaan keluaran, berdasarkan pada tabel 4-1 diatas





gambar 4-13 Konfigurasi 8 bit ALU

Jika pernyataan IF-THEN-ELSE digantikan dengan pernyataan CASE-IS

yang digabungkan dengan pernyataan WHEN maka programnya diatas akan

menjadi, seperti tampak pada gambar 4-14 dibawah ini :





gambar 4-14 8 bit ALU dengan pernyataan CASE

Ulangi langkah 1 sampai 4 diatas





4.4.5. Dekoder BCD to Detektor 7-Segmen

Dengan menggunakan text editor tulislah kode sumber pada gambar 4-4

dan simpan dengan nama 7segmen.tdf dan 7segmen.sym

Dengan menggunakan floorplan editor konfigurasikan pin FPGA ke

IOSIGNAL dan DEVICE dengan menganti nilai x0 – x3 dengan i0 – i3,

seperti gambar 4-15 dibawah ini :

Kompilasilah

Alamat masukan BCD

i0 =P01=S1-1, i1=P02=S1-2, i2=P03=S1-3, i3=P04=S1-4

Alamat keluaran 7 segmen

a = P64 = SA4, b = P65 = SB4, c = P66 = SC4, d = P67 = SD4

e = P67 = SD4, e = P69 = SE4, f = P70 = SF4, g = P71 = SG4



Atur 6 DIG PARAREL SERIAL 7 SEGMEN DISPLAY to PARAREL

MODE dan hubungkan SC4 ke GND menggunakan jumper, atur keadaan

masukan dan amati keadaan keluaran.

gambar 4-15 Konfigurasi PIN 7 Segmen





Dengan menggunkan text editor tulislah program seperti pada gambar 4-5

simpan dengan nama svnseg.sym dan sevseg.tdf

Ulangi langkah 2 – 5

Buka file simbol dalam 7segmen.sym dan svnseg.sym seperti tampak pada

gambar dibawah ini, jelaskan perbedaan keduanya

gambar 4-16 7-Segmen.sym dan svnseg.sym





4.4.6. Dekoder binary to 16-segmen

Dengan menggunakan text editor tulislah program HDL pada gambar 4-6 dan

simpan dengan nama 16segb.tdf

Hubungkan pin FPGA ke IO SIGNAL dan DEVICE seperti tampak pada

gambar 4-17 dibawah ini: :

Kompilasilah

Alamat masukan

j0 =P01=S1-1, j1=P02=S1-2, j2=P03=S1-3, j3=P04=S1-4

j4 =P06=S1-5, j5=P07=S1-6

Alamat keluaran 7 segmen

s0 = P13 = A1, s1 = P14 = A2, s2 = P15 = B1, s3 = P16 = B2,

s4 = P18 = C1, s5 = P19 = C2, s6 = P20 = D1, s7 = P21 = D2,

s8 = P22 = E1, s9 = P23 = E2, s10 = P24 = G1, s11 = P25 = G2,

s12 = P27 = H1, s13 = P28 = H2, s14 = P29 = I1, s15 = P30 = I2,

s16 = P63 = DP,


CPLD/FPGA CIC-310

Tempatkan 8 jumper dalam JP8, JP9, JP10 dan hubungkan dengan C-SEL

pada GND dengan menempatkan jumper pada JP23. Atur keadaan masukan

yaitu dari s1-1 sampai s1-6 dan amati hasil keluarannya.





gambar 4-17 PIN konfigurasi 16-Segmen


UNIT V PERANCANGAN RANGKAIAN SEKUENSIAL (1)|



UNIT V PERANCANGAN RANGKAIAN SEKUENSIAL (1)

Secara umum sebuah sistem digital kombinasi rangkaian kombinasional dan

rangkaian sekuensial, yang termasuk rangkaian sekuensial adalah flip-flop, counter,

register dan memories dan dalam unit ini kita akan membuat rangkaian tersebut

dengan menggunaan MAX+plus II


1. Membuat rangkaian flip-flop menggunakan MAX+plus II

2. Membuat rangkaian counter menggunakan MAX+plus II

3. Membuat rangkaian register dan menggunakan MAX+plus II

4. Membuat rangkaian memories menggunakan MAX+plus II

5.2. Dasar Teori

5.2.1. RS FLIP-FLOP

Secara dasar flip-flop adalah sebuah rangkaian bistable multivibrator, yang selalu

memiliki keluaran yang berlawanan satu dengan lainnya. Dengan kata lain ketika

keadaan salah satu masukan tinggi (HIGH) maka keluarannya rendah (LOW).

Flip-flop RS ini merupakan tipe pertama dari flip-flop dan dapat digunakan

sebagai penyimpan data. Dengan memiliki dua kontrol masukan yaitu R (Reset) dan

S (Set) dan dua buah keluaran Q dan /Q (inverse dari Q).

R dan S merupakan kendali asinkron yang merubah keadaan keluaran sesuai

dengan keadaan masukan, flip-flop ini terdiri dari dua buah gerbang yaitu gerbang

NAND dan NOR. Ketika flip-flop menggunakan gerbang NOR yang berubah dari

R = 0 dan S = 1 maka keluaran Q = 0 dan /Q = 1 dan begitu sebaliknya. Untuk lebih

jelasnya perhatikan tabel 5-0 dan 5-1 dibawah ini :

Tabel 5-0 Tabel kebenaran dari RS Latch (masukan aktif LOW)


UNIT V PERANCANGAN RANGKAIAN SEKUENSIAL (1)|Dasar Teori



Tabel 5-1 Tabel kebenaran dari RS Latch (masukan aktif HIGH)

Dimana EN adalah kendali masukan, ketika EN = 1 maka keluaran dari

RS flip-flop berada pada kondisi (active low inputs), ketika EN = 0 maka sebaliknya

gambar 5-0 RS Flip-flop (nrs.gdf)

5.2.2. D FLIP-FLOP Sebuah D flip-flop dapat dibuat dengan mudah dengan jalan menghubungkan

masukan S dari RS flip-flop seperti tampak pada gambar 5-1 dan masukan R pada

gerbang NOT seperti tampak pada tabel 5-2 dibawah ini

Tabel 5-2 Tabel kebenaran dari D flip-flop





Berdasarkan tabel 5-2 tersebut maka keluaran flip-flop adalah Q = D dan /Q = /D

ketika EN = 1 dan itu dapat berubah pada saat masukan D akan mengakibatkan

perubahan pada masukan Q, ketika EN = 0 dan keluaran Q akan dipertahankan

sebagaimana kondisi sebelumnya sampai dengan masukan EN menjadi tinggi

(HIGH).

Flip-flop ini digunakan dalam penyimpanan data dan aplikasi register yang juga

memerlukan penyimpanan data, oleh karena itu flip-flop ini sering disebut sebagai

data register atau memori

gambar 5-1 D Flip-flop (nrsd.gdf)





5.2.3. EDGE TRIGGRED D FLIP-FLOP

D flip-flop memeliki kekurangan yaitu akibat yang ditimbulkan ketika terjadi

transisi ketika masukan G berubah dari HIGH ke LOW, untuk mengatasinya

digunakan flip-flop D edge trigger dibangun oleh tiga RS flip-flop seperti tampak

pada gambar 5-2 dibawah ini dan dapat digunakan untuk mengeliminasi efek yang

ditimbulkan tersebut.

gambar 5-2 Edge Triggered D Flip-flop (df.gdf)

Dengan menggunakan rangkaian ini, maka masukan data dan dikirimkan hanya

ketika terjadi pulsa naik atau turun dari sebuah clock pulsa, atau dengan kata lain

hanya ketika masukan clock berada pada keadaan HIGH atau LOW, maka keluaran

akan mendekati keadaan masukan sebelumnya. Karakteristik ini penting untuk

masukan data dengan kecepatan tinggi dan durasi singkat, sebagai tambahan

kelebihan dari flip-flop ini adalah tahan atas noise yang tinggi

Rangkaian pada gambar 5-2 diatas terdiri dari 3 (tiga) buah gerbang NAND

RS flip-flop dengan masukan S1 adalah RS flip-flop pertama dihubungkan dengan

keluaran /Q2 dari RS flip-flop kedua dan masukan R1 dihubungkan dengan keluaran

Q3 pada RS flip-flop ketiga

Keluaran /Q2 RS flip-flop kedua akan dibalikan sebagai masukan gerbang AND

(AND2), sedangkan masukan AND2 lainnya adalah masukan clock, keluaran AND2

digunakan untuk masukan S3 dari RS flip-flop ketiga

Operasi flip-flop ini tampak pada gambar 5-2 diatas, dimulai dengan C = 0 dan

D = 0, ketika masukan S3 dan R3 RS flip-flop ketiga adalah rendah (LOW), oleh

karena itu keluarannya menjadi tinggi (HIGH), dan masukan dari RS flip-flop kedua

adalah R2 = 0 dan S2 = 1, jadi keluaran Q2 = 0 dan /Q2 = 1.





Oleh karena masukan flip-flop pertama adalah S1 = /Q2 = 1 dan R1 = Q3 = 1

maka keluaran akan dipertahankan sama dengan keluaran sebelumnya

Ketika D = 0 dan C = 1, masukan S3 adalah 1 (C/Q2) dan masukan R3 = 0

kemudian keluaran Q3 dari flip-flop ketiga menuju 0 dan /Q3 = 1.

Ketika S2 = /Q3 = 1 dan R2 = C = 1, oleh karena keluaran Q2 dan /Q2 flip-flop

kedua adalah sama dengan 0 dan 1, keluaran flip-flop pertama menjadi Q1 = 0 dan

/Q1 = 1 karena masukan S1 = /Q2 = 1 dan R1 = Q3 = 0 Dengan kata lain masukan D

dikirimkan sebagai masukan Q selama masukan Q berubah dari 0 ke 1

Jika masukan D berubah dari 0 ke 1 pada satu waktu, maka keluaran dari

flip-flop ketiga akan tetap sebagaimana kondisi sebelumnya. Masukan S1 = 1 dan

R1 = 0 menjadi keluaran Q1 = 0 dan /Q1 = 2, dengan kondisi yang sama, ketika C = 0

dan D = 1, Q2 menjadi 1 karena R3 = D = 1 dan S2 = C = 0.

Karena S3 = /Q2C = 0 dan Q3 = /Q3 = 0, ketika S2 = /Q3 = 0 dan R2 = C = 1

maka Q2 = 1 = R1 dan /Q2 = 0 = S1, maka keluaran Q1 akan 1 dan Q1 akan =0

pertahikan tabel keberangan berikut ini :

Tabel 5-3 Tabel kebenaran dari egde triggered D flip-flop





5.2.4. JK Flip-flop

Keadaan masukan R = S = 1 tidak diperbolehkan dalam NAND RS flip-flop

sebagaimana tampak pada tabel 5-4 dibawah ini.

Tabel 5-4 Tabel kebenaran dari JK flip-flop

Tetapi jika masukan gerbang NAND diganti oleh gerbang NAND dengan tiga

buah masukan maka keluaran Q dan /Q akan dikembalikan menjadi umpan balik

yang digunakan sebagai masukan lihat gambar 5-3,

gambar 5-3 JK Flip-flop (df.gdf)





Rangkaian NAND JK flip-flop sangat mudah dalam membuatnya, yaitu dengan

keadaan masukan J = K = 1 (merupakan analogi S = R = 1) ada ketika Q = 1, J = 0

dan K = 1 dan EN = 1, maka keluaran Q akan menuju 0.

Pada waktu masukan EN menjadi 0 maka keluaran akan dipertahankan sama

dengan kondisi sebelumnya yaitu Q = 0 dan /Q = 1 dan ketika J = 1 dan K = 0 dan

EN = 1, maka keluaran akan dibalikan, namun ketika J = 0 dan K = 0 maka keluaran

akan memiliki keadaan sama dengan kondisi sebelumnya perhatikan tabel 5-4 diatas.

Dari tabel 5-4 diatas diperoleh bahwa keadaan logika EN = 0 sebelum terjadinya

umpan balik dari keluaran untuk masukan ketika J = K = 1, dengan kata lain maka

akan terjadi osilasi pada keluaran, dan ini merupakan kerugian utama JK flip-flop,

untuk menghindari kerugian tersebut maka rangkaian RC dimasukan sebagai bagian

dari umpan balik dan EN dijadikan sebagai diferensiator seperti tampak pada

gambar 5-18, JK flip-flop digunakan sebagai rangkaian pembagi 2 counter jika

J = K = 1, maka keluaran merupakan setengah pulsa dari masukannya.

5.2.5. Edge-Triggered JK Flip-flop

Pada gambar 5-4 memperlihatkan rangkaian edge-triggered JK flip-flop yang

dibangun dari edge-triggered D flip-flop dengan beberapa gerbang logika, jika

masukan J = 1 dan K = 0 dan keluaran Q = 0 dan /Q = 1, maka masukan D dapat

dinyatakan dengan persamaan

D = (J . /Q) + (/K . Q) = 1 + 0 = 1

Ketika masukan D berlogika 1, maka keluaran Q dan /Q menjadi 1 dan 0 ketika

kondisinya berubah dari 0 ke 1 terjadi pada masukan C, jika J=0 dan K=1, maka

keadaan masukan D akaan menjadi

D = (J . /Q) + (/K. Q) = 0 + 0 = 1

Ketika keadaan pada masukan C berubah dari 0 ke 1 maka keluaran dari flip-flop

Q = 0 dan /Q = 1, jika J = K = 0, Q = 1 dan /Q = 0 maka masukan D akan menjadi

D = (J . /Q) + (/K . Q) = 0 + 1 = 1

Keluaran akan menjadi sama seperti kondisi sebelumnya, dan berarti Q = 1 dan

/Q = 0 jika J = K = 0 Q = 0 dan /Q = 1 maka masukan D

D = (J . /Q) + (/K . Q) = 0 + 0 = 0

Maka keluaran Q dan /Q adalah 0 dan 1, jika J = K = 1, Q = 0 dan /Q = 1 maka

masukan D akan menjadi :

D = (J . /Q) + (/K.Q) = 1 + 0 = 1





Keluaran memiliki kondisi terbalik sesuai dengan tabel kebenaran seperti tampak

pada gambar 5-4 dan tabel 5-5. Edge-triggered JK flip-flop yang telah dibicarakan

diatas memliki rentang frekuensi sampai dengan beberapa MHz.

gambar 5-4 Edge-trigereed JK Flip-flop (jkdf.gdf)

Tabel 5-5 Tabel kebenaran dari JK flip-flop





5.2.6. JK M/S Flip-flop (1)

Gambar 5-5 disebut JK flip-flop master dan slave yang dibangun dari dua

RS flip-flop bertingkat, RS flip-flop pertama disebut sebagai master RS flip-flop

sedangkan yang kedua disebut sebagai slave RS flip-flop.

Ketika clock = 1 maka clock akan mengaktifkan master flip-flop dan

menonaktifkan bagian slavenya. Keluaran dari master akan berganti atau berubah

seiring dengan perubahan masukan (J/Q), KQ).

Ketika slave berubah kondisi dari logika 0 ke logika 1, maka clock akan

menonaktifkan master dan akan mengaktifkan slave, oleh karena itu keluaran dari

bagian slave akan bergantung pada perubahan yang terjadi pada masukan dan

keluaran masternya, flip-flop jenis ini sering disebut sebagai pulse triggered flip-flop

gambar 5-5 JK Master/Slave Flip-flop (jkmsff.gdf)

5.2.7. JK M/S Flip-flop (2)

Gambar 5-6 menggambarkan sebuah JK master/slave flip-flop dengan

representasi gerbang. Keluaran master adalah Q1 dan /Q1.

Keluaran slave adalah Q2 dan /Q2. Keluaran Q1 merupakan gerbang dengan

masukan S1, gerbang /Q1 dengan masukan R1. Keluaran Q2 adalah terhubung

langsung dengan masukan K, sedangkan keluaran /Q adalah masukan J. gerbang

fungsi NAND, jika setiap masukan berlogika adalah logika 0, maka keluarannnya

adalah berlogika 1.

Nilai /S1 = J . EN ./Q2 . /R1 . EN. Q2, /S2 = Q1. S1 dan /R2 = /Q1. R1





Diasumsikan nilai awal adalah PRS = CLR = 1, J = 1, K = 0, dan /Q2 = 1. Ketika

CK = 1, maka keluaran gerbang NAND /S1 = J.EN./Q2 = 1.1.1. = 1, S1 = 0, /R1 =

K.EN.Q2 = 0.1.0 = 0 dan R1 = 1, maka keluaran Q1 dan /Q1 akan menjadi 1 dan 0.

Ketika masukan /S2 = Q1. R1 = 1.1 = 1, S2 = 0, /R2 = /Q1.S1 = 0.0 = 0 dan

R2 = 1, maka keluaran Q2 dan /Q2 akan menjadi 0 dan 1. Ketika clock mencapai

logika 0, maka keluaran gerbang NAND (S1 = R1 = 1) bagian master dinonaktifkan

sehingga ketika /S2 = Q1 . R1 = 1 . 1 = 1, S2 = 0, /R2 = /Q1. S1 = 0.1 = 0 dan

R2 = 1, dan Q2 akan menjadi 1 dan /Q2 sama dengan 0, dengan tabel kebenaran

tampak seperti tabel 5-6 dibawah ini. Jika PRS = 1 dan CLR = 0 maka keluaran

/Q1 = 0, /Q1 = 1 dan /Q2 = 1 dan Q2 = 0. Jika PRS = 0 dan CLR = 1 maka keluaran

akan menjadi Q2 = 1 dan /Q2 = 0 dengan rangkaian tampak pada gambar 5-6

menggambarkan identitas standard TTL 7476.

Tabel 5-6 Tabel kebenaran dari JK MS flip-flop

gambar 5-6 jkms.gdf


UNIT V PERANCANGAN RANGKAIAN SEKUENSIAL (1)|Alat dan Bahan



5.2.8. Data Latch /7 Segmen Decoder

Penggunaan flip-flop untuk aplikasi digital sangat luas penggunaannya seperti

untuk keperluan counters, registers, frequency divider, data latches, dan memories.

Seperti gambar 5-7 memperlihatkan 8 bit data latch/2-digit 7 segmen decoder yang

dibangun dari 74273 dan modul svnseg yang dirancang pada bagian Project 4.5

74273 merupakan paket TTL termasuk 8 D-tipe flip-flop dengan masukan clock

dan clear. Masukan CLEAR akan berada pada masukan aktif LOW ketika clock

(PLTCH) berubah dari logika 0 ke logika 1, dan masukan data akan dikirimkan ke

keluaran.

gambar 5-7 Data latch/ 7-segmen decoder 8dlth.gdf

5.3. Alat dan Bahan

1. Seperangkat komputer

2. Modul Trainner FPGA


UNIT V PERANCANGAN RANGKAIAN SEKUENSIAL (1)|Pengamatan dan Percobaan




5.4.1. RS Flip-flop Dengan menggunakan graphic editor susunlah rangkaian RS flip-flop

sebagaimana tampak pada gambar 5-0 diatas

Dengan menggunakan floorplan editor konfigurasikan PIN FPGA dengan I/O

SIGNAL seperti tampak pada gambar 5-8 dibawah ini

Masukan : EN=P01=S1-1, R=P02=S1-2, S=P03=S1-3

Keluaran : Q=P13=SA1, /Q=P14=SB1

gambar 5-8 Pin assignment of nrs


Jalankan program DNLN03 dan download hasil desain tersebut pada CIC 310

CPLD/FPGA.

Atur 6 DIG PARAREL-SERIAL 7 SEGMEN DISPLAY pada mode pararel

dan hubungkan SC1 ke GND menggunakan jumper.

Atur keadaan masukan seperti pada tabel 5-7 dan amati setiap hasil

keluarannya apakah sesuai dengan tabel tersebut.





Perhatikan keadaan masukan (S = 1, R = 0, atau S = 0, R = 1) yang akan berubah

kekita keluaran (Q = R dan /Q = S) jika EN = 1, dan ketika EN = 0 maka keluaran

akan sebaliknya ini saat penting dalam kondisi ketika S = R = 1 merupakan kondisi

yang tidak diinjinkan,

Tabel 5-7 Tabel kebenaran dari RS flip-flop

Berdasarkan tabel 5.7 maka flip-flop ini digunakan sebagai rangkaian untuk

mengurangi gangguan atau noise yang diakibatkan oleh swithing tersebut, ketika

menggunakan sebuah switch SPDT, dengan konsisi normaly open dan normaly close

digunakan untuk tegangan positif dari tahanan pull 10K dan kontak changeover

langsung dihubungkan ke GND, ketika kontak changeover digunakan untuk merubah

S masukan S = 0 dan R = 1 dan kontak akan bergerak beberapa kali dari periode

millisecond setelah beroperasi. Menghasilkan pulsa 10 sampai 50 untuk setiap

periodenya.

Dengan menggunakan empat gerbang NAND dalan rangkaian RS flip-flop

termasuk kedalam modul TTL 7400, perhatikan gambar 5-9 dibawah ini :

gambar 5-9 Hirarki nrs.gdf





Gambar 5-10 memperlihatkan rangkaian RS flip-flop yang dibangun oleh dua

gerbang NOR, susunlah gambar tersebut dan simpan dengan nama srlacth.gdf

dan srlatch.sym

Anda dapat menggunakan masukan R, S to switch logika S1-S3 dan keluaran

/Q dan Q ke logika display D17- D32

gambar 5-10 RS Flip-flop yang dibangun dari gerbang NOR (srlatch.gdf)

Atur masukan berdasarkan tabel tabel 5-8

Tabel 5-8 Tabel kebenaran dari RS flip-flop

Cek hasil keluarannya amati setiap hasil keluarannya apakah sesuai dengan

tabel 5-8 tersebut

Dari tabel 5-8 kebenaran tersebut bahwa untuk S = 1 dan R = 1 merupakan

kondisi yang tidak diijinkan





Gambar 5-11 memperlihatkan sebuah RS flip-flop yang dibangun oleh NOR

RS dan dua buah gerbang AND. Fungsinya adalah untuk mengontrol masukan

g yang sama dengan masukan EN dan NAND RS flip-flop.

gambar 5-11 RS Flip-flop (gsrl.gdf)

Susunlah rangkaian tersebut dan simpan dengan nama gsrl.gdf

Lengkapi hubungan pin masukannya



CPLD/FPGA.

Anda dapat mengugkan R, S, G sebagai masukan switch logika S1 – S3 dan

keluaran Q dan /Q untuk display LED D17-D32





5.4.2. D Flip-flop

Gunakan graphic editor dan susunlah rangkaian NAND tipe D seperti tampak

pada gambar 5-1 diatas dan simpan dengan nama nrsd.gdf

Dengan menggunakan floorplan editor konfigurasikab pin-pin FPGA dengan

I/O signal seperti tampak pada gambar 5-12

Masukan D = P01 = S1-1 EN = P84 = SWP4

Keluaran Q = P13 = SA1, /Q = P14 = SB1

gambar 5-12 PIN assignmen (nrsd.gdf)



CPLD/FPGA.

Atur 6 DIG PARAREL-SERIAL 7 SEGMEN DISPLAY pada mode pararel

dan hubungkan SC1 ke GND menggunakan jumper

Atur keadaan masukan dan cek hasil keluaran dan seperti tabel 5-2 diatas,

dimana pulsa masukan LOW-HIGH-LOW akan diterapkan pada masukan EN

dengan menekan berulang kali tombol SWP4

Gambar 5-13 merupakan rangkaian logika tipe D dengan feedback, keluaran Q

akan mengisi salah satu masukan LOWER AND2 dan masukan dari dari AND2

yang lain adalah /G, ketika D = G = 1 maka keadaan keluaran Q adalah 1

(Q = D). Maka keluaran AND2 adalah 0 maka (Q dan /G =1 dan 0) sehingga

keluaran Q = 1, ketika masukan G = 0 maka masukan tidak ada keluaran D dan

keluaran AND2 = 1 (Q dan /G =1 dan 1) jadi keluaran Q =1.





gambar 5-13 D latch (dlatch.gdf)

Keluaran /Q akan langsung diterima dari keluaran gerbang NOR selama

keluaran Q adalah keluaran yang terbalik

Susunlah rangkaian pada gambar 5-13 dan simpan dengan nama dlatch.gdf

Lengkapi hubungan pin



CPLD/FPGA. Dan atur keadaan masukan dan catatlah hasil keluarannya

tersebut.

Anda dapat menggukan masukan D untuk switch logika S1-S3 dan masukan G

sebnagao generator pulsa SWP1 – SWP4 dan keluaran Q dan /Q untuk displayu

LED D17 –D32

Sebagai catatan selama keadaan G berubah dari HIGH ke LOW, keluaran dapat

di hasilkan sebuah pulsa dengtan durasi pendek dengan durasi singkat ketika

rentang waktu dari gerbang NOT (untuk membalikan G).

Untuk mengeleminasi akibat yang ditimbulkan oleh pulsa dari tipe D ini dengan

double feedback seperti tampak pada gambar 5-14, dengan menambahkan

gerbang AND.

Jika D = 1, Q = 1 dan G berubah dari 1 menuju 0 maka keluaran akan

ditambahkan ke gerbang AND adalah 1 (D, Q) dan digunakan untuk

mempertahanakan keadaan keluaran Q selama durasi gerbang NOT





Susunlah rangkaian seperti tampak pada gambar 5-14 dan simpan dengan nama

dlatcph.gdf

gambar 5-14 D latch (dlatchp.gdf)





tersebut.

Anda dapat menggunakan masukan D kedalam switch logika S1-S3 denmgan

masukan G sebagai pulsa generator SWP1-SWP4 dan masukan Q dan /Q untuk

display LED D17-D32

5.4.3. Edge Trigger D Flip-flop

Dengan menggunakan graphic editor, susunla edge trigger D flip-flop seperti

tampak pada gambar 5-2 diatas dan simpan dengan nama df.gdf

Dengan menggunakan floorplan editor, hubungkan pin-pin FPGA dengan I/O

signal seperti tampak pada gambar 5-15

Masukan d=P01=S1-1 c=P84=SWP4

Keluaran r=P55=SA1, s=P56=D18, q=P57=D19, nq=P58=D20





tersebut.





Atur masukan amati setiap hasil keluarannya apakah sesuai dengan tabel 5-3

tersebut, gunakan pulsa clock untuk masukan C dengan menekan tombol SWP4

berulang kali

E

gambar 5-15 pin assignmen df

Gambar 5-16 memperlihatkan RS yang terdiri dari 3 masukan gerbang NAND

Dua masukan dapat digunakan untuk clear dan masukan sekarang

Rangkaian pada gambar 5-17 adalah edge triggered flip-flop yang dibangun

dari tiga RS latch yang tampak seperti gambar 5-16

Dengan masukan CLEAR dan PRESET (PRS) sebagai masukan active low,

Ketika diterapkan pada level tegangan rendah untuk mengclearkan masukan,

maka keluaran Q akan menjadi rendah, dan ketebalikan antara keluran yang

akan menjadi tinggi ketika masukan PRESET mendapatkan maasukan rendah.

Susunlah rangkaian seperti tampak pada gambar 5-16 dibawah ini dan simpan

dengan nama nsr2.gdf dan nsr2.sym





tersebut.





gambar 5-16 NAND RS Lacth (nsr2.gdf)

Susunlah rangkaian pada gambar 5-17 dan simpan dengan nama dfcpet.gdf





tersebut.

Anda dapat menggukan masukan PRS, DIN, CLEAR pada masukan loga

switch S1-S3 dan masukan CLK sebagai pulsa generator SWP1-SWP4 dan

masukan Q dan /Q untuk display LED D17-D23

gambar 5-17 Edge triggered D flip-flop (dfcpet.gdf)





5.4.4. JK FLIP-FLOP

Dengan menggunakan graphic editor susunlah rangkaian 5-3 dan simpan

njkf.gdf


SIGNAL

Anda dapat menggunakan masukan J, K untuk logika switch S1-S3 sebagai

masukan EN untuk generator pulsa dan masukan EN sebagai pulsa generator

SWP1-SWP4 dan keluaran Q dan /Q logic LED display D17-D32.




tersebut

Atur keadaan masukan dan cek keadaan kelauran seperti tabel 5-4, dan cek

apakah setiap hasil keluarannya sama dengan sesuai dengan masukannya pada

tabel 5-4 tersebut

Susunlah gambar rangkaian 5-18 pada papan percobaan, atur keadaan masukan

dan cek keadaan keluaran sesuai dengan tabel 5-4

Bandingkan dengan hasil pada langkah 7

Tambahkkan frekuensi pada pulsa pulsa dan hitung opreasi maksimum

frekuensi dari rangkaian ini

gambar 5-18 Rangkaian differentiator JK flip-flop





5.4.5. Edge Triggered JK Flip-flop


jkdf.gdf


SIGNAL

Anda dapat menggunakan masukan J, K untuk logika switch S1-S3 sebagai

masukan C untuk generator pulsa dan masukan EN sebagai pulsa generator

SWP1-SWP4 dan keluaran Q dan /Q logic LED display D17-D32.




tersebut

Atur keadaan masukan dan cek keadaan kelauran seperti tabel 5-5, cek apakah

setiap hasil keluarannya sama dengan sesuai dengan masukannya pada tabel 5-5

tersebut

5.4.6. JK MS Flip-flop

Dengan menggunakan graphic editor dan susunlah rangkaian 5-5 dan simpan

dengan nama jkmsff.gdf

Dengan menggunakan floorplan editor hubungkan PIN FPGA dengan I/O

SIGNAL

Anda dapat menggunakan masukan JIN, KIN untuk logika switch S1-S3

sebagai masukan CLOCK untuk generator pulsa dan masukan EN sebagai pulsa

generator SWP1-SWP4 dan keluaran Q dan /Q logic LED display D17-D32.





tersebut

Atur keadaan masukan dan cek keadaan kelauran seperti tabel 5-9 dan tulis

hasil keluaran beradasakan masukan pada tabel 5-9





Tabel 5-9 Tabel kebenaran dari JK MS flip-flop

5.4.7. JK MS Flip-flop 2


dengan nama jkmsg1.gdf


SIGNAL, seperti tampak pada gambar 5-19 dibawah ini

Anda dapat menggunakan

Masukan

J=P01=S1-1, K=P02=S1-2, CLR=P34=S2-1, PRS=P35=S2-2, EN=P84=SW4

Keluaran

Q =P13=SA1 dan /Q =P14=B1 logic LED display D17-D32.

gambar 5-19 Pin assignmen jkmsg1








CPLD/FPGA.

Atur 6 DIG PARAREL SERIAL 7 SEGMEN DISPLAY to PARAREL MODE

dan hubungkan SC1 ke GND menggunakan jumper, atur keadaan masukan dan

amati keadaan keluaran.

Atur keadaan masukan dan catatlah hasil keluarannya tersebut

Atur pulsa klok untuk masukan EN dengan menekan berulang kali tombol SW4

Anda dapat memasukan simbol 7476 dari directori, C:\Maxplus2\makslib\mf

Masukan flip-flop dengan memilih C:\Maxplus2\makslib\prim dari librari

simbol dengan memilih not, dff, dffe, ;latch, jkff dan jkfe simbol file

Susunlah rangkaian seperti tampak pada gambar 5-20 dibawah ini dan simpan

dengan nama jkmsg.gdf

gambar 5-20 jkmsg.gdf





5.4.8. Data latch/7-Segmen Decoder


dengan nama 8dlth.gdf


SIGNAL, seperti tampak pada gambar 5-21 dibawah ini

Anda dapat menggunakan

Masukan :

D1IN = P01 = S1-1, D2IN = P02 = S1-2, D3IN = P03 = S1-3,

D4IN = P04 = S1-4, D5IN = P06 = S1-5, D6IN = P07 = S1-6,

D7IN = P08 = S1-7, D8IN = P09 = S1-8,

CLEAR = P34 = S2-1, PLTCH = P84 = SW4

Keluaran :

SA1 = P55 = SA3, SB1 = P56 = SB3, SC1 = P57 = SC3,

SD1 = P58 = SD3, SE1 = P60 = SE3, SF1 = P61 = SF3,

SG1 = P62 = SG3, SA2 = P64 = SA4, SB2 = P65 = SB4,

SC2 = P66 = SC4, SD2 = P67 = SD4, SE2 = P69 = SE4,

SF2 = P70 = SF4, SG2 = P71 = SG4


CPLD/FPGA CIC-310

Atur 6 DIG PARAREL SERIAL 7 SEGMEN DISPLAY to PARAREL MODE

dan hubungkan SC4 ke GND menggunakan jumper, atur keadaan masukan dan

amati keadaan keluaran.

Atur masukan (S2-1) dalam keadaan OFF dan amati keluaran pada display DP3

dan DP4, (seharusnya menjadi 00)

Atur masukan (S2-1) dalam keadaan ON dan amati keluaran pada display DP3

dan DP4

Terapkan pulsa klok dengan menekan tombol SW4 berulang kali.





gambar 5-21 Konfigurasi PIN 8dlth


UNIT VI UNTAI KOMBINATIONAL|Tujuan Praktikum



UNIT VI UNTAI KOMBINATIONAL


1. Mahasiswa Dapat menerapkan teori penyederhanaan persaman fungsi pada untai

kombinasional

2. Mahasiswa dapat membuat suatu rangkaian kombinasional sederhana yang

berfungsi untuk mengendalikan alarm pengaman rumah.

3. Mahasiswa dapat membuat suatu rangkaian kombinasional sederhana yang

berfungsi rangkaian komparator.

6.2. Dasar Teori

6.2.1. Map-Karnough untuk minimisasi persamaan fungsi system digital

Untuk merancang suatu system digital kta harus merepresentasikan system yang

akan dirancang kedalam suatu fungsi logika. Agar didapat system yang efisien maka

fungsi logika harus dinyatakan ke dalam bentuk yang paling sederhana yang salah

satu bentuknya adalah bentuk minimum sum of product. Salah satu metode yang

dapat digunakan untuk mendapatkan bentuk minimum sum of product adalah dengan

metode Map_Karnough. Teori lengkap tentang metode ini bias didapat pada literatur

kuliah Perancangan Sistem Digital. Pada modul ini hanya disampaikan beberapa sifat

Map_K yang dapat digunakan untuk memperoleh bentuk minimum sum of product.

Sifat 1 Map_K

Setiap pasangan sel yang berdekatan (21) yang ditandai dengan 1 dalam suatu Map_K

dapat digabung menjadi satu suku dan satu variable dihilangkan.

Contoh : x1x2

A 00

01 11 10

B 00

1

x3x4 01 1

D

11 1 1 1

C 10

A = x1’x2’x3’

B = x1’x2’x4

C = x1’x3x4

D = x2x3x4


UNIT VI UNTAI KOMBINATIONAL|Dasar Teori



Sifar 2 Map_K

Bila empat (22) sel yang diberi tanda 1 membentuk satu dari enam pola yang

diperlihatkan pada gambar berikut maka empat sel tersebut dapat dikombinasikan

menjadi satu dan dua variable dapat dihilangkan.

5

1

1 1

1

6

1

1

1

1

1 1 1 1

1

1

1

1

1

1

1

1

Menyetakan suatu spasi

(1) (2) (3) (4)

1 1

1 1





Sifar 3 Map_K

Bila delapan (23) sel yang diberi tanda 1 membentuk salah satu dari empat pola yang

diperlihatkan pada gambar berikut maka delapan sel tersebut dapat dikombinasikan

menjadi satu dan tiga variable dapat dihilangkan.

1 1

1 1

1 1

1 1

1 1

1 1 1 1

1 1 1 1

1 1

1 1

1 1

1 1

1 1

1 1

1 2

3 4





Untuk penyederhanaan fungsi lima atau enam variable dengan menggunakan

Map_K dapat dipelajari dari buku.

Contoh : persamaan untuk led a dari sebuah seven segment adalah :

a = (0, 2, 3, 5, 6, 7, 8, 9)

fungsi minimum dari a dengan map-K adalah sebagai berikut:

00 01 11 10

00 1 0 0 1

01 0 1 0 1

11 1 1 0 0

10 1 1 0 0

Jadi persamaan fungsi a yang paling minimum dalam bentuk sum of product

(SOP) adalah

SOP = a = w’ + w’x’z’ + w’xz + wx’y’

6.2.2. Metode Tabulasi

a. Merupakan metode karakter biner

b. Tiap perkalian fundamental merepresentasikan karakter biner yang diisikan pada

tabel kombinasi.

Langkah-langkah minimisasi :

(dengan contohnya)

1. Membuat list karakter biner.

C0ntoh:

F = ∑(0,2,4,6,7,8,10,11,12,13,14,16,18,19,29,30)

wx

yz

w’

w’x’z’ w’xz

wx’y’





List karakter biner :

minterm

Karakter biner

v w x y z

0 0 0 0 0 0

2 0 0 0 1 0

4 0 0 1 0 0

6 0 0 1 1 0

7 0 0 1 1 1

8 0 1 0 0 0

10 0 1 0 1 0

11 0 1 0 1 1

12 0 1 1 0 0

13 0 1 1 0 1

14 0 1 1 1 0

16 1 0 0 0 0

18 1 0 0 1 0

19 1 0 0 1 1

29 1 1 1 0 1

30 1 1 1 1 0





2. Buat tabel yang membuat pengelompokan berdasarkan jumlah nilai 1 pada tiap

minterm.

Minterm v w x y z

(0) 0 0 0 0 0

V

(2) 0 0 0 1 0

V

(4) 0 0 1 0 0

V

(8) 0 1 0 0 0

V

(16) 1 0 0 0 0 V

(6) 0 0 1 1 0

V

(10) 0 1 0 1 0

V

(12) 0 1 1 0 0

V

(18) 1 0 0 1 0 V

(7) 0 0 1 1 1

V

(11) 0 1 0 1 1

V

(13) 0 1 1 0 1

V

(14) 0 1 1 1 0 V

(19) 1 0 0 1 1 V

(29) 1 1 1 0 1

V

(30) 1 1 1 1 0

V

3. Tiap karakter biner dibandingkan dengan karakter biner pada kelompok tepat

dibawahnya . Jika karakter yang dibandingkan memiliki perbedaan hanya pada

satu koordinat maka dapat dibentuk karakter baru (minterm yang memiliki

perbedaan hanya pada satu koordinat digabungkan) dan pada koordinat yang

berbeda nilainya diberi tanda ( -)

Jumlah 1 = 0

(kelompok 1)

Jumlah 1 = 1

(kelompok 2)

Jumlah 1 = 2

(kelompok 3)

Jumlah 1 = 3

(kelompok 4)

Jumlah 1 = 4

(kelompok 5)





Kelompok

Minterm v w x y z

(0,2) 0 0 0 - 0 V

(0,4) 0 0 - 0 0 V

(0,8) 0 - 0 0 0 V

(0,16) - 0 0 0 0 V

(2,6) 0 0 - 1 0 V

(2,10) 0 - 0 1 0 V

(2,18) - 0 0 1 0 V

(4,6) 0 0 1 - 0 V

(4,12) 0 - 1 0 0 V

(8,10) 0 1 0 - 0 V

(8,12) 0 1 - 0 0 V

(16,18) 1 0 0 - 0 V

(6,7) 0 0 1 1 -

(6,14) 0 - 1 1 0 V

(10,11) 0 1 0 1 -

(10,14) 0 1 - 1 0 V

(12,13) 0 1 1 0 -

(12,14) 0 1 1 - 0 V

(18,19) 1 0 0 1 -

(13,29) - 1 1 0 1

(14,30 - 1 1 1 0

Tanda (v) selanjutnya diberikan pada tiap karakter yang telah digunakan untuk

membentuk pasangan karakter yang baru.





4. Dari tabel hasil langkah 3. tiap pasangan minterM dipasangkan lagi dengan

pasangan minterm di bawahnya seperti pengerjaan langkah 3.

Kelompok minterm v w x y z

(0, 2, 4, 6) 0 0 - - 0 V

(0, 2, 8, 10) 0 - 0 - 0 V

(0, 2, 16, 18) - 0 0 - 0

(0, 4, 8, 12) 0 - - 0 0 V

(2, 6, 10, 14) 0 - - 1 0 V

(4, 6, 12, 14) 0 - 1 - 0 V

(8, 10, 12, 14) 0 1 - - 0 V

5. Ulangi langkah 4 sampai tidak ada lagi minterm yang bisa dipasangkan

(digabungkan) jadi satu baris.

Kelompok minterm v w x y z

(0, 2, 4, 6, 8, 10, 12, 14) 0 - - - 0

6. Minterm yang tidak diberi tanda (V) merupakan prime implicant.

7. Buat daftar prime implicant

No. Prime Implicant v w x y z

1 (0,2,4,6,8,10,12,14) 0 - - - 0

2 (0,2,16,18) - 0 0 - 0

3 (14,30) - 1 1 1 0

4 (13,29) - 1 1 0 1

5 (18,19) 1 0 0 1 -

6 (12,13) 0 1 1 0 -

7 (10,11) 0 1 0 1 -

8 (6,7) 0 0 1 1 -





8. Buat Tabel Prime Implicant

Baris menyatakan prime implicant dan kolom menyatakan minterm pada prime

implicant yang ditulis urut dari jumlah 1 yang palong kecil.

0 2 4 8 16 6 10 12 18 7 11 13 14 19 29 30

1 x x x x x x x x

2 x x x x

3 x x

4 x x

5 x x

6 x x

7 x x

8 x x

9. Tentukan baris-baris esensial

0 2 4 8 16 6 10 12 18 7 11 13 14 19 29 30

1 x x x x x x x x *

2 x x x x *

3 x x *

4 x x *

5 x x *

6 x x

7 x x *

8 x x *

(*) menandakan baris esensial

Jika semua minterm sudah tercakup dalam baris-baris esensial, maka langkah

selanjutnya ditentukan persamaan minimalnya yaitu :

f = (0,2,4,6,8,10,12,14) + (0,2,16,18) + (14,30) + (13,29) + (18,19) + (10,11) + (6,7)

= v’z’ + w’x’z’ + wxyz’ + wxy’z + vw’x’y + v’wx’y + v’w’xy





6.2.3. Dominance

Diterapkan jika prime implicant esensial (baris-baris esensial) tidak mencakup

semua minterm.

Definisi 1

Dua baris (kolom) I dan J dari tabel prime-implicant yang mempunyai tanda x yang

sama, maka dikatakan sama (I=J)

Definisi 2

Bila kolom i dan j adalah dua kolom dari suatu tabel prime-implicant, kolom i

dikatakan mendominasi kolom j ( ditulis i j ) bila i=j atau kolom i mempunyai

tanda x dalam semua baris dimana kolom j mempunyai tanda x. Kolom i disebut

mendominasi (berkuasa) dan kolom j disebut terdominasi (terkuaai).

Definisi 3

Bila baris I dan J adalah dua baris dari suatu tabel prime-implicant. Baris I dikatakan

mendominasi baris J (ditulis I J) bila I=J atau baris I mempunyai tanda x dalam

semua kolom dimana baris J mempunyai tanda x. Baris I disebut mendominasi

(berkuasa) dan baris J disebut terdominasi (terkuaai).


Contoh : Jika tabel prime implicantnya adalah sebagai berikut:

1 4 8 5 9 18 20 24 7 11 13 14 19 21 25 26 28 15 23 27 29 30

A* x x x x

B* x x x x

C* x x x x

D x x x x

E x x x x

F x x x x

G x x x x

H x x x x

I x x x x

J* x x x x

K x x x x

L x x x x

M x x x x

N x x x x

O x x

P x x

Q x x

v v v v v v v v v v v v v v


1. Kolom dengan satu tanda (x) (kolom pada minterm yang dilingkari) dihilangkan

2. Baris prime implicant esensial primer dihilangkan

3. Kolom-kolom yang mintermnya sudah tercakup dalam prime implicant esensial

primer dihilangkan hasilnya :

7 11 14 28 15 23 29 30

D x x

E x x

F x

G x x

H x

I x

K x x

L

M x x

N x x

O x x

P x x

Q x

L dihapus

F=I ; K=M I dan M dihapus





Hasilnya :

7 11 14 28 15 23 29 30

D x x

E x x

F x

G x x

H x

K x x

N x x

O x x

P x x

Q x

K F ; G H ; E Q ; F, H, Q dihilangkan





Hasilnya :

7 11 14 28 15 23 29 30

D x x

E** x x

G** x x

K** x x

N x x

O x x

P x x

v v v v v v

14 30

D

N x

O x

P** x x

P N ; P O ; D ,N, O dihapus

Hasil akhir :

f = A* + B* + C* + J* + E** + G** + K** + P**

f = v’y’z + w’xy’ + wx’y’ + vx’y + w’xz + v’wz + vxy’ + wxyz’

Metode peta-Karnough untuk Multiple output

Pelajari dari buku.

Metode Tabulasi untuk Multiple output

Pelajari dari buku.


UNIT VI UNTAI KOMBINATIONAL|Alat dan Bahan



P1

P2

P3

P4

P5

Ruang 1

6.3. Alat dan Bahan

1. Power supply

2. Led display

3. Papan perangkai

4. IC yang berisi gerbang-gerbang logika

6.4. Percobaan dan Pengamatan

6.4.1. Kasus 1

gambar 6-0 Rancangan rumah

Akan dibuat suatu pengaman rumah dengan sistem kontrol alarm. Ditiap tiap

pintu P0, P1, P2, P3, P4 dan P5 dipasang sensor untuk mendeteksi kondisi pintu dalam

keanaan open (Pi =1) atau dalam keadaan close (Pi = 0). Ada dua buah alarm

pengaman yaitu alarm A dan B. Alarm A berbunyi berbunyi jika kondisi pintu yang

ada memungkankan seseorang untuk bisa masuk di Ruang 1.. Alarm B berbunyi jika

kondisi pintu yang ada memungkankan seseorang untuk bisaq masuk di Ruang 2.


UNIT VI UNTAI KOMBINATIONAL|Percobaan dan Pengamatan



Rancanglah rangkaian pengendali alarm tersebut dengan 6 input P0, P1, P2, P3, P4

dan P5, serta dua buah output A dan B dimana bunyi alarm diganti dengan nyala

lampu.

6.4.2. Kasus 2

Buat suatu untai komparator dengan 4 buah input x1x2 yang mewakili bilangan X

dan y1y2 yang mewakili bilangan Y, dan tiga buah input z1, z2, z3.

z1 bernilai 1 jika X>Y

z2 bernilai 1 jika X=Y

z3 bernilai 1 jika X<Y

Langkah-langkah Percobaan

1. Buatlah tabel kebenarannya terlebih dahulu(isi table berikut).

2. Tentukan persamaan output dalam bentuk paling sederhana.

3. Gambarkan rangkaian logikanya.

4. Realisasikan gambar rangkaian resebut dengan alat yang sudah disiapkan.

5. Uji kebenaran rangkaian yang dirancang. (buat tabel kebenarannya sesuai dengan

hasil rangkaian yang dibuat)

Perhatian :

1. Langkah 1 dan 2 harus sudah selesai sebelum dilaksanakannya

praktikum di laboratorium.

2. Waktu untuk praktikum modul untai kombinasional adalah satu kali

pertemuan. (Tempat Lab TE)


UNIT VII UNTAI SEKUENSIAL (2)|Tujuan Praktikum



UNIT VII UNTAI SEKUENSIAL (2)


1. Mahasiswa dapat menerapkan teori sintesis pada rangkaian sekuensial

2. Mahasiswa dapat membuat suatu rangkaian sekuensial sederhana dengan D

Flip-flop yang berfungsi sebagai up/down counter.

7.2. Dasar Teori

Untai sekuensial merupakan untai atau rangkaian yang fungsi outputnya

tergantung pada input sesaat dan input sebelumnya. Untai sekuensial dibagi dalam

dua kelompok yaitu :

1) Pulse mode circuit

2) Fundamental mode circuit.

Elemen dasar dari untai sekuensial adalah Flip-flop.

Ada beberapa tipe flip-flop diantaranya :

7.2.1. S-R FLIP-FLOP

Tabel Karakteristik S-R FLIP-FLOP

S R QNEXT

0 0 Q

0 1 0

1 0 1

1 1 d

Persamaan karakteristik S-R FLIP-FLOP

0

'

SR

QRSQNEXT

Tabel eksitasi S-R FLIP-FLOP

Q QNEXT S R

0 0 0 X

0 1 1 0

1 0 0 1

1 1 X 0


UNIT VII UNTAI SEKUENSIAL (2)|Dasar Teori



7.2.2. J-K FLIP-FLOP

Tabel Karakteristik J-K FLIP-FLOP

J K QNEXT

0 0 Q

0 1 0

1 0 1

1 1 Q’

Persamaan karakteristik J-K FLIP-FLOP

QKJQQNEXT ''

Tabel eksitasi J-K FLIP-FLOP

Q QNEXT J K

0 0 0 X

0 1 1 X

1 0 X 1

1 1 X 0

7.2.3. D FLIP-FLOP

Tabel Karakteristik D FLIP-FLOP

D QNEXT

0 0

1 1

Persamaan karakteristik D FLIP-FLOP

DQNEXT

Tabel eksitasi D FLIP-FLOP

Q QNEXT D

0 0 0

0 1 1

1 0 0

1 1 1





7.2.4. T FLIP-FLOP

Tabel Karakteristik T FLIP-FLOP

T QNEXT

0 Q

1 Q’

Persamaan karakteristik T FLIP-FLOP

QTTQQNEXT ''

Tabel eksitasi T FLIP-FLOP

Q QNEXT T

0 0 0

0 1 1

1 0 1

1 1 0





7.2.5. Sintesis Untai Sekuensial

Diagram alir sintesis untai sekuensial, tampak seperti gambar 7-0 dibawah ini :

gambar 7-0 Sintesis untai sekuensial

Penggambaran

fungsional

Diagram

keadaan

Tabel keadaan

Tabel keadaan

minimum

Tabel transisi

Persamaan masukan

elemen memori

Untai





7.2.6. Penyusunan Diagram Keadaan

Salah satu pendekatan untruk memperoleh table keadaan adalah dengan

menyusun diagram keadaan. Metode ini khususnya cocok untuk untai dengan

keadaan RESET.

Jika untai mempunyai keadaan RESET maka ada mekanisme yang dapat

mengembalikan untai ke keadaan RESET dari setiap keadaan dalam satu operasi. Hal

ini dapat dispesifikasikan sebagai masukan khusus dalam table keadaan atau dapat

juga tidak termasuk dalam table keadaan.

Contoh Soal

Awal pesan suatu sistem komunikasi tertentu ditunjukkan oleh adanya tiga

nasukan 1 yang berurutan pada jalur masukan x. Data pada jalur ini disinkronkan

dengan pulsa detak (clock).

Suatu untai runtun ragam detak akan dirancang untuk keluaran = 1 pada waktu

adanya detak yang bersamaan dengan runtun 1 1 1 yang ketiga dari runtun masukan

pada jalur x. Untai ini akan memperingatkan sistem penerima tentang adanya awal

pesan, dan dilengkapi dengan keadaan reset yang terpisah untuk mengembalikan pada

keadaan awal q0 setelah selesai pesan.

Penyelesaian :

Penyusunan dimulai dengan menentukan keadaan reset q0. ….(a)

Pada dasarnya untai harus tahu jumlah runtunan 1 yang telah diterima dengan

memindahkan keadaan satu ke keadaan lain untuk setiap masukan 1.

Untai berpindah ke keadaan q1 untuk masukan 1 yang pertama. (keluaran = 0).

Untai berpindah ke keadaan q2 untuk masukan 1 yang kedua. (keluaran = 0).

Untai berpindah ke keadaan q3 untuk masukan 1 yang ketiga. (keluaran = 1).

Setelah pada q3 untai tetap berada pada keadaan ini dengan keluaran nol

sampai ada suatu reset dari luar yang mengembalikan kekeadaan q0. ….(b)

Dimungkinkan munculnya masukan 0 pada setiap periode detak yang

menyelingi pada runtunan 1. Untuk itu diperlukan keadaan q4. Setiapmasukan

0 (kecuali dari keadaan q3) akan menghasilkan keluaran 0 dan menyebabkan

perubahan keadaan ke q4. Masukan 1 ke q4 dapat merupakan masukan

pertama dari tiga runtun masukan satu yang berurutan, maka untai akan

berubah dari keadaan q4 ke q1. ….(c)





q0

a

b.

c.

q0 q1 q2 q3

1/0 1/0 1/1

0/0

1/0

q0 q1 q2 q3

1/0 1/0 1/1

0/0

1/0

q4

0/0

0/0

0/0 1/0


UNIT VII UNTAI SEKUENSIAL (2)|Alat dan Bahan



Tabel keadaannya

Q QNEXT, z(output)

x=0 x=1

q0 q4, 0 q1, 0

q1 q4, 0 q2, 0

q2 q4, 0 q3, 1

q3 q3, 0 q3, 0

q4 q4, 0 q1, 0

Selanjutnya mengenai :

Tabel keadaan minimum

Tabel transisi

Persamaan masukan elemen memori (flip-flop)

dan penggambaran unatinya

dapat dipelajari dari materi kuliah…..

7.3. Alat dan Bahan

1. Power supply

2. Led display

3. Papan perangkai

4. IC yang berisi gerbang-gerbang logika dan Flip-flop

7.4. Percobaan dan Pengamatan

Buat untai up/down counter yang jika nilai masukann x= 1 maka counter

menghitung keatas dan jika x=0 maka counter menghitung ke bawah. (Gunakan

DFlipFlop)


UNIT VII UNTAI SEKUENSIAL (2)|Percobaan dan Pengamatan



Tabel keadaan :

Keadaan

sekarang

Keadaan

mendatang

x=0 x=1

000 111 001

001 000 010

010 001 011

011 010 100

100 011 101

101 100 110

110 101 111

111 110 000

Langkah-langkah Percobaan

1. Dari tabel keadaan buatlah tabel keadaan minimum

2. Buat tabel transisi

3. Tentukan persamaan masukan flip-flop (elemen memori)

4. Ganbarkan untai logikanya

5. Realisasikan untai tersebut.

6. Uji kebenaran rangkaian yang dirancang. (buat tabelnya sesuai dengan hasil

rangkaian yang dibuat)

Perhatian :

1. Waktu untuk praktikum modul untai kombinasional adalah satu kali

pertemuan. (Tempat Lab TE)


APENDIKS A ALGORITMA|Percobaan dan Pengamatan



APENDIKS A ALGORITMA

ALGORITMA

Kata Algoritma diambil dari nama ilmuwan muslim Abu Ja’far Muhammad

bin Musa Al-Khwarizmi (780-846 M) yang banyak menghasilkan karya dalam

bidang matematika, disamping karya-karyanya dalam bidang lainnya seperti

geografi dan musik.

Algorithma adalah urutan langkah-langkah logis penyelesaian masalah yang

disusun secara sistematis. Langkah-langkah tersebut harus logis ini berarti nilai

kebenarannya harus dapat di tentukan, benar atau salah. Langah-langkah yang

tidak benar dapat memberikan hasil yang salah.

Algorithma merupakan jantung ilmu komputer atau informatika tetapi

algoritma tidak selalu identik dengan ilmu komputer saja. Dalam kehidupan sehari-

hari banyak terdapat proses yang digambarkan dalam suatu algorithma. Contohnya

resep masakan/membuat kue (resep kue), membuat pakaian (pola pakaian),

merakit mobil (panduan merakit).

modul praktikum persidi 1.2

Documents