BAB IV

HASIL SIMULASI, LAYOUT & ANALISA

4.1 Pengujian Rangkaian Pendukung[6]

Pada bagian ini membahas mengenai layout serta simulasi analisa dari

rangkaian pendukung yang ada. Simulasi pengujian rangkaian dilakukan oleh

komponen pendukung dilanjutkan dengan simulasi pengujian rangkaian

gabungan. Desain layout dilakukan apabila hasil simulasi sudah sesuai dengan

yang diharapkan. Desain layout mengacu pada desain skematik dan hasil simulasi.

4.1.1 Rangkaian Komparator

Pada unit komparator presisi (ADC), simulasi ditekankan pada offset

komparator dan level hysteresis untuk menekan noise, simulasi pengujian tersebut

dapat dilihat pada gambar 4.1

Gambar 4.1 Hasil Simulasi Karakteristik Komparator Presisi

Dengan memberikan masukan Vin- dengan tegangan DC 1,65V dan

masukkan Vin+ variable DC dari 0V sampai dengan 3,3V didapatkan perubahan

keluaran (vout) dengan titik set point pada 1,65 V. Saat vin 0V s/d 1,65V

makaVout = 0V (0) kemudian saat Vin bergerak dari 1,65 V s/d 3,3 V maka

Vout = 3,3V

38

39

Dari rangkaian schematic komparator presisi yang telah disimulasikan

kemudian dibuat desain layout seperti pada gambar 4.2.

Gambar 4.2 Desain Layout Comparator

4.1.2 Rangkaian Control Logic (NAND)

Pada rangkaian control logic hasil simulasi seperti pada gambar 4.3 yang

di dapatkan dengan menggunakan mentor graphic

Gambar 4.3 Hasil Simulasi Gerbang NAND

Dari hasil simulasi gerbang NAND menggunakan mentor graphic dapat

disimpulkan bahwa apabila menggunakan tabel kebenaran NAND 8 bit hasil

output yang dihasilkan sama dengan hasil simulasi yang ada. Simulasi gerbang

NAND dengan menggunakan mentor graphic bila diberi nilai masukkan yaitu

1,1,0 dan hasil outputnya adalah 1. Hasil simulasi ditunjukkan dalam bentuk tabel

seperti pada tabel 4.1

40

Tabel 4.1 Tabel Hasil Simulasi Gerbang NAND dengan Mentor Graphic

V(A) V(B) V(C) V(OUT)

1 0 1 1

1 1 0 1

1 1 1 0

0 0 0 1

0 0 1 1

0 1 0 1

0 1 1 1

1 0 0 1

Pada kedua tabel menunjukkan bahwa output keluaran yang dihasilkan

sama baik pada tabel kebenaran NAND maupun menggunakan simulasi mentor

graphic.

Tabel 4.2 Tabel Kebenaran NAND 3 masukan

A B C OUT

0 0 0 1

0 0 1 1

0 1 0 1

0 1 1 1

1 0 0 1

1 0 1 1

1 1 0 1

1 1 1 0

Rangkaian control logic seperti pada desain skematic pada gambar 3.5

ditunjukkan dengan desain layout pada gambar 4.4

41

Gambar 4.4 Desain Layout Gerbang NAND

4.1.3 Rangkaian Digital Logic[11]

Rangkaian digital logic merupakan rangkaian tempat pengolahan dan

pengaturan hasil konversi yang berupa data ataupun sinyal digital. Sinyal digital

didapatkan hasil konversi dari komparator. Pada rangkaian ini keluaran tergantung

dari sinyal kendali yang ada pada rangkaian. Hasil simulasi rangkaian digital logic

terdiri dari rangkaian D Flip-Flop dan rangkaian Latch.

Gambar 4.5 Hasil Simulasi D Flip-Flop

42

DFF (Data atau Delay Flip-Flop) adalah Flip-Flop yang hanya terdiri dari

sebuah input, yaitu D,sepasang output yang nilainya berlawanan, yaitu Q dan Q’,

dan sepasang feedback. Selain itu, DFF juga dilengkapi dengan bit CLK atau

Clock sebagai input. .

Clock ini memberikan izin, kapan saatnya nilai output boleh berubah.

Ringkasnya, nilai output Q akan selalu sama dengan D dan perubahan nilai output

hanya bisa terjadi jika diizinkan oleh kondisi clock. Pada hasil simulasi pada

gambar 4.5 menunjukkan bahwa kondisi clock ke arah Negative Edge atau

Falling Edge Clock yaitu transisi nilai CLK dari HIGH ke LOW atau dari 1 ke 0

seperti dijelaskan pada gambar 4.6

:

Gambar 4.6 Contoh Kondisi CLK pada Negative Edge

Rangkaian D Flip-Flop seperti pada desain skematic pada gambar 3.7

ditunjukkan dengan desain layout pada gambar 4.8.

Gambar 4.7 Desain Layout D Flip-Flop[8]

Rangkaian Latch [8]

43

Latch merupakan elemen memori terkontrol yang mampu menyimpan 1

bit data/ state pada suatu rangkaian dan bisa juga sebagai pengunci. Pada gambar

4.9 menujukkan hasil dari simulasi latch

Gambar 4.8 Hasil Simulasi Latch

Dari hasil simulasi latch pada gambar 4.8 dapat disimpulkan bahwa

Apabila input clock berlogika 1 “High” maka input pada jalur data akan di

teruskan ke rangkaian D, dimana pada saat input jalur Data 1 “High” maka

kondisi tersebut adalah Set Q menjadi 1 “High” dan pada saat jalur Data diberikan

input 0 “Low” maka kondisi yang terjadi adala Reset Q menjadi 0 “Low”.

Kemudian Pada saat input Clock berlogika rendah maka data output pada jalur Q

akan ditahan (memori 1 bit) walaupun logika pada jalur input Data berubah.

Kondisi inilah yang disebut sebagai dasar dari memori 1 bit. Untuk lebih jelasnya

dapat dilihat pada tabel 4.3.

Tabel 4.3 Tabel Kebenaran Latch

Clock/Enable D Q Q Keterangan

1 0 0 1 Reset Q ke 0

1 1 1 0 Set Q ke 1

0 0 1 0 Kondisi Q

0 1 1 0 Kondisi Q

44

Rangkaian Latch seperti pada desain skematic pada gambar 3.8

ditunjukkan dengan desain layout pada gambar 4.9.

Gambar 4.9 Desain Layout Latch

Unit digital Logic berfungsi untuk menahan data digital, umpan balik,,

serta timing untuk mengolah data digital yang dihasilkan oleh komparator.

Rangkaian digital logic 8 bit ADC single slope terdiri dari 8 buah D Flip-Flop dan

8 buah Latch. Rangkaian D Flip-Flop membentuk satu kesatuan yang disebut

sebagai counter. Output dari counter akan ditahan datanya oleh Latch, yang

selanjutnya output Latch disebut data digital. Layout counter 8 bit yang dihasilkan

dapat dilihat pada gambar 4.10

Gambar 4.10 Layout Pencacah 8 bit

45