tsk505-2012-kuliah 7 8-elemen sekuensial flipflop...
Post on 04-May-2019
227 Views
Preview:
TRANSCRIPT
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flop
Elemen Rangkaian Sekuensial: Latch
dan Flip-flopTKC-305 - Sistem Digital Lanjut
Eko Didik Widianto
Sistem Komputer - Universitas Diponegoro
Tentang Kuliah
� Sebelumnya dibahas tentang desain blok rangkaiankombinasional beserta HDLnya. Nilai keluaran rangkaian inihanya tergantung dari nilai sinyal yang diberikan di masukannya
� Rangkaian sekuensial, keluarannya tergantung juga dariperilaku sebelumnya. Rangkaian ini menggunakan elemenpenyimpan, yaitu
� latch: set-reset (SR) dan data (D)� flip-flop: data (DFF), toggle (TFF) dan JK
� Pokok Bahasan:
� Rangkaian logika yang dapat menyimpan informasi
� Flip-flop untuk menyimpan data 1 bit� Register untuk menyimpan data n-bit� Register geser untuk menggeser data register(kanan/kiri)
� Pencacah
� Implementasi HDL rangkaian penyimpan� Desain subsistem komputer
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flop
Kompetensi Dasar
� Kompetensi dasar yang diharapkan
� Mahasiswa akan mampu menjelaskan perbedaan antaralatch dan flip-flop dengan tepat
� Mahasiswa akan mampu menjelaskan fungsi karakteristiklatch (SR, D) dan flip-flop (D, T, dan JK) dengan tepat
� Referensi:
1. Bab 7: Stephen Brown and Zvonko Vranesic,Fundamentals of Digital Logic with Verilog/VHDL, 2ndEdition, McGraw-Hill, 2005
2. Sumber-sumber lain dari internet
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flop
Bahasan
Rangkaian SekuensialRangkaian SekuensialElemen Memori
LatchLatch SRGated SR LatchLatch D (Data)
Flip-flopEdge-Triggered D Flip-flopD Flip-Flop dengan Preset dan ClearFlip-flop TFlip-flop JK
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensialRangkaian Sekuensial
Elemen Memori
Latch
Flip-flop
Bahasan
Rangkaian SekuensialRangkaian SekuensialElemen Memori
LatchLatch SRGated SR LatchLatch D (Data)
Flip-flopEdge-Triggered D Flip-flopD Flip-Flop dengan Preset dan ClearFlip-flop TFlip-flop JK
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensialRangkaian Sekuensial
Elemen Memori
Latch
Flip-flop
Rangkaian SekuensialElemen Penyimpan dan Statenya
� Rangkaian yang nilai keluarannya tidak hanyatergantung dari masukan saat ini, juga dari perilakurangkaian sebelumnya
� Rangkaian mempunyai elemen penyimpan
� Isi dari elemen penyimpan merepresentasikankeadaan (state) dari rangkaian
� Perubahan nilai masukan dapat menyebabkankeadaan rangkaian tidak berubah atau berubah kekeadaan baru
� Keluaran rangkaian berubah sesuai urutankeadaan sebagai hasil dari perubahan masukannya
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensialRangkaian Sekuensial
Elemen Memori
Latch
Flip-flop
ContohSistem Kontrol Alarm (Mis: Alarm Mobil)
� Diinginkan rangkaian untuk mengontrol alarm
� Alarm merespon kontrol masukan On/Off
� akan berbunyi saat On/Off = 1� mati saat On/Off = 0
� Alarm berbunyi saat sensor membangkitkan sinyaltegangan positif (Set) jika terjadi event tidakdiinginkan
� Diinginkan alarm tetap aktif (berbunyi) walaupunkeluaran sensor tidak aktif (Set=0)
� Alarm dimatikan manual menggunakan kontrol Reset
� Rangkaian ini memerlukan elemen memori untukmengingat bahwa alarm telah aktif hinggadatangnya sinyal Reset
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensialRangkaian Sekuensial
Elemen Memori
Latch
Flip-flop
Bahasan
Rangkaian SekuensialRangkaian SekuensialElemen Memori
LatchLatch SRGated SR LatchLatch D (Data)
Flip-flopEdge-Triggered D Flip-flopD Flip-Flop dengan Preset dan ClearFlip-flop TFlip-flop JK
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensialRangkaian Sekuensial
Elemen Memori
Latch
Flip-flop
Elemen Memori Dasar
� Elemen memori dasar: loop dengan 2 inverter
� Terdapat 2 keadaan (state) dengan perulangan tidakterbatas
� Jika A=0, maka B akan terus bernilai 1� Jika A=1, maka B akan terus bernilai 0
� Bagaimana mengubah keadaan?
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensialRangkaian Sekuensial
Elemen Memori
Latch
Flip-flop
Elemen Memori Terkontrol
� Rangkaian menyediakan cara untuk mengubahstate/keadaan, dengan sinyal Load
� Menggunakan TG (transmission gate) untukmengontrol jalur feedback dan jalur data
� Load=0, TG2=on: menyediakan jalur feedback untukmenyimpan nilai keluaran
� Load=1, TG1=on: data baru diumpankan ke elemenmemori, bisa membangkitkan keadaan baru
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Bahasan
Rangkaian SekuensialRangkaian SekuensialElemen Memori
LatchLatch SRGated SR LatchLatch D (Data)
Flip-flopEdge-Triggered D Flip-flopD Flip-Flop dengan Preset dan ClearFlip-flop TFlip-flop JK
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Latch SRElemen Memori dengan Gerbang NOR
� Elemen memori terkontrol dapat disusunmenggunakan gerbang logika NOR
� Set (S) dan Reset (R) menyediakan masukan untukmengubah state/keadaan, Q, dari rangkaian
� Rangkaian tersebut membentuk latch SR
� Q tidak berubah saat R=S=0� Q=0 saat R=1� Q=1 saat R=0 dan S=1
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Latch SR DasarRangkaian dan Tabel Karakteristik
� Rangkaian dihubungkan secara cross-coupled
� Saat R=S=0, rangkaian tetap berada di state saat ini
� Baik (Qa = 0 dan Qb = 1) atau (Qa = 1 dan Qb = 0)
� Saat S=1 dan R=0, latch diset ke keadaan dimanaQa = 1 dan Qb = 0
� Saat S=0 dan R=1, latch diset ke keadaan dimanaQa = 0 dan Qb = 1
� Saat S=1 dan R=1, Qa = Qb = 0 →Kondisi race
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Latch SR DasarDiagram Pewaktuan
� Jika delay propagasi dari Qa dan Qb sama, osilasi di waktu t10akan berlanjut secara tak terbatas
� Di rangkaian realnya, mungkin terdapat perbedaan dalam delaydan latch berada di salah satu dari 2 keadaan
� Tidak dapat ditentukan: kondisi race� Sehingga, kombinasi S=R=1 merupakan kombinasi yangtidak diijinkan di latch SR
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Analisis Latch SR Dasar
� Inisial, nilai Qa = 0 dan Qb = 1. State tetap sampai t2karena S = R = 0
� Saat t2, nilai S=1 menyebabkan Qb = 0 dan kemudian menyebababkanQa = 1. State tetap sampai t4 karena S = R = 0
� Saat t4, nilai R=1 menyebabkan Qa = 0 dan kemudian menyebababkanQb = 1
� Saat t5, nilai S=1 memaksa Qb = 0 dan saat t6, nilai S=0 nilai Qb
kembali ke 1. State tetap sampai t8� Saat t8, nilai S=1 menyebabkan Qb = 0 dan Qa = 1
� Saat t9, nilai R=1 memaksa Qa = 0
� Saat t10, nilai R=0 dan S=0 bersamaan, memaksa Qa = Qb = 1
� Tapi nilaiQa = Qb = 1 memaksaQa = Qb = 0 (osilasi) →kondisirace
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Implementasi Latch SR
� Rangkaian alarm menggunakan elemen penyimpanberupa latch SR
� Masukan Reset dihubungkan dengan R, Set denganS
� Keluaran On/Off dihubungkan dengan Qa
� Kondisi inisial: reset, alarm mati.
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Kode HDL Latch SR DasarSecara Struktural Menggunakan Rangkaian
������ ����������������
����� ��
����� ��
������ ���
������ ��
��
��� ������������
��� ������������
����������
Latihan: simulasikan kode di atas!
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Kode HDL Latch SR DasarSecara Perilaku Menggunakan Tabel Karakteristik
������ ���������
����� ��
����� ��
������ ��� ���
������ ��� ��
��
������ ��� �� � �� �� �� ��� �����
���� �������
������ ����� ������� ������� ���
������ ����� ������ ������ ���
������ ����� ������ ������ ���
������ ����� ������ ������ ��� ������
�������
���
����������
Latihan: simulasikan kode di atas!
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Bahasan
Rangkaian SekuensialRangkaian SekuensialElemen Memori
LatchLatch SRGated SR LatchLatch D (Data)
Flip-flopEdge-Triggered D Flip-flopD Flip-Flop dengan Preset dan ClearFlip-flop TFlip-flop JK
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Gated SR LatchRangkaian, Tabel Karakteristik
� Latch SR dasar mengubah statenya saat masukannya berubah� Seringkali diinginkan untuk menambah satu sinyal enable ke latch SR
dasar
� Digunakan untuk mengontrol kapan rangkaian dapat mengubahstate-nya
� Saat disable, apapun nilai R dan S tidak akanmempengaruhi state atau keluaran
� Disebut sebagai gated SR latch
� Sinyal Clk sebagai pengontrol
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Gated SR LatchDiagram Pewaktuan
� Latch set (Q=1) saat S=1, R=0 dan Clk=1
� Latch reset (Q=0) saat R=1, S=0 dan Clk=1
� Keadaan saat S=R=1 dihindari, menyebabkankeluaran undefined
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Kode HDL Gated SR Latch
������ ���������������
����� ��
����� ��
����� ����
������ ��
������ ��
��
������ ��� �� � �� ���� �����
�� �������� ����� ���� ������ ���
���� �����
���� �������
������ ����� ���� ������ ���
������ ����� ���� ����� ���
������ ����� ���� ����� ���
������ ����� ���� ����� ���
�������
���
����
����������
Latihan: simulasikan kode di atas!
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Gated SR LatchRangkaian dengan Gerbang NAND
� Masukan S dan R dibalik dibandingkan denganrangkaian dengan gerbang AND
� Gerbang NAND memerlukan transistor lebih sedikitdaripada gerbang AND
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Bahasan
Rangkaian SekuensialRangkaian SekuensialElemen Memori
LatchLatch SRGated SR LatchLatch D (Data)
Flip-flopEdge-Triggered D Flip-flopD Flip-Flop dengan Preset dan ClearFlip-flop TFlip-flop JK
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Gated D (Data) Latch
� Gated latch lainnya adalah D latch
� Mempunyai sebuah masukan data, D
� Tidak akan terjadi kondisi race seperti latch RS
� Menyimpan nilai masukan dengan kontrol sinyalclock
� Digunakan di rangkaian yang perlu menyimpan nilai
� Misalnya ’mengingat’ nilai keluaran dari rangkaianadder/substractor
� Latch dapat dikatakan sebagai elemen penyimpan1-bit
� Diimplementasikan dengan 18 transistor CMOS
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Gated D (Data) LatchSimbol, Tabel Karakteristik dan Diagram Pewaktuan
� Selama Clk=1 dapat terjadi lebih dari 1 perubahanstate. Contoh di t3
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
LatchLatch SR
Gated SR Latch
Latch D (Data)
Flip-flop
Gated D (Data) LatchKode HDL
������ ��������������
����� ������� ����
������ ��� �� ������ ��� ����
��
������ ��� �� ���� �����
�� ���� �� �� �����
� � �� ���� � ���
���
���� �����
� � �� ���� � ���
���
����
����������
Latihan: simulasikan kode di atas!
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Sensitivitas Elemen Storage
� Sensitivitas elemen storage: Level-sensitive danEdge-triggered
� Level-sensitive: state dan keluaran elemen dikontrol olehlevel masukan clock (0 atau 1)
� Latch adalah elemen storage dengan level-sensitive
� Clk=0, maka state dan keluaran tidak berubah� Clk=1, maka state dan keluaran berubah
� Edge-triggered: state dan keluaran elemen hanyaberubah di titik transisi nilai clock
� Positive-edge: transisi sinyal clock dari 0 ke 1� Negative-edge: transisi sinyal clock dari 1 ke 0
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Flip-flop
� Rangkaian latch (gated) merupakan level-sensitive
� State dapat berubah lebih dari sekali selamaperiode ’aktif’ dari sinyal clock
� Flip-flop
� Elemen penyimpan dengan menggunakan prinsipgated latch
� Statenya berubah hanya sekali dalam satu periodeclock
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Bahasan
Rangkaian SekuensialRangkaian SekuensialElemen Memori
LatchLatch SRGated SR LatchLatch D (Data)
Flip-flopEdge-Triggered D Flip-flopD Flip-Flop dengan Preset dan ClearFlip-flop TFlip-flop JK
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Edge-triggered Flip-flopPositive-edge dan Negative-edge D Flip-flop
� Dua tipe rangkaian:
� positive-edge triggered D flip-flop
� rangkaian merespon di transisi positif sinyal clock
� negative-edge triggered D flip-flop
� rangkaian merespon di transisi negatif sinyal clock
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Master-slave D Flip-flopStruktur, Simbol dan Diagram Pewaktuan
� Berisi 2 buah gated D latch (38 transistor CMOS)
� master mengubah statenya saat clock = 1� slave mengubah statenya saat clock = 0
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Master-slave D Flip-flop: Perilaku
� Saat clock=1, master melihat nilai dari sinyal masukan D, slave tidakberubah
� Qm mengikuti perubahan D, dan Qs konstan
� Saat clock=0, master berhenti mengikuti perubahan nilai masukan D,sebaliknya slave merespon masukan Qm dan mengubah statenya
� Karena Qm tidak berubah selama clock=0, slave hanya mengubahstatenya sekalis aja selama satu siklus clock
� Dari sudut pandang keluaran
� Rangkaian mengubah Qs (keluaran flip-flop) di titik transisi negatifsinyal clock (perubahan dari 1→0)
� Disebut negative-edge flip-flop
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Positive-Edge-Triggered Flip-flop� Rangkaian berfungsi sama dengan master-slave D flip-flop
dapat dibentuk dengan 6 gerbang NAND (24 transistor)
� Saat clock = 0, keluaran gerbang 2 dan 3 tinggi
� P1 = P2 = 1, keluaran latch tidak berubah, berada di statesaat ini (present state)
� P4 = D dan P3 = D
� Saat clock = 1, nilai P3 dan P4 ditransmisikan lewat gerbang 2dan 3
� P2 = D dan P1 = D, sehingga Q = D dan Q = D
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Negative-Edge-Triggered Flip-Flop
� disusun dengan menggantikan gerbang NANDdengan NOR di rangkaian sebelumnya
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Kode HDL D Flip-Flop
(Positive-Edge-Triggered)
������ ����
����� �� ����� ����
������ ��� �� ������ ��� ����
��
������ ��������� ���� �����
� � �� ���� � ���
����
����������
Latihan: simulasikan kode di atas!
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Efek Delay Propagasi
� Sebelumnya efek delay propagasi diabaikan
� Dalam prakteknya, delay ini perlu diperhatikan
� Di gated D latch (negative-edge)
� nilai D harus tidak berubah (stabil) saat transisi clockdari 1 ke 0
� Waktu minimum dimana sinyal D harus stabilsebelum transisi clock disebut setup time (tsu)
� Waktu minimum dimana sinyal D harus stabil setelahtransis clock disebut hold time (th)
� Nilai tipikal di CMOS: tsu = 3ns dan th = 2ns
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Membandingkan Elemen Penyimpan DataLatch, Positive-edge DFF dan Negative-edge DFF
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Bahasan
Rangkaian SekuensialRangkaian SekuensialElemen Memori
LatchLatch SRGated SR LatchLatch D (Data)
Flip-flopEdge-Triggered D Flip-flopD Flip-Flop dengan Preset dan ClearFlip-flop TFlip-flop JK
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Masukan Preset dan Clear� Diinginkan untuk mengeset keluaran flip-flop (Q = 1) atau
meng-clear-kannya (Q = 0)
� Flip-flop umumnya mempunyai masukan preset dan clear� Input ini asinkron (tidak tergantung dari sinyal clock)
� Keluaran Q berubah seketika saat preset atau clear aktif
� Contoh aplikasi di rangkaian pencacah n bit
� Dibuat dengan n buah flip-flip� Untuk mereset ke nilai awal digunakan clear dan mengeset
ke nilai tertinggi dengan preset
posedge triggered DFF negedge triggered DFF
� Jika Preset = 0, keluaran Q = 1
� Jika Clear = 0, keluaran Q = 0
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Masukan Preset dan ClearMaster-Slave D Flip-flop (negedge DFF)
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Masukan Preset dan ClearPosedge-triggered D Flip-flop (posedge DFF)
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
D Flip-Flop dengan Clear Sinkron
� Flip-flop beroperasi normal saat masukan Clear = 1
� Jika Clear=0, maka di transisi positif clockberikutnya, keluaran flip-flop Q = 0
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Kode HDL DFF dengan Preset dan Clear
(Asinkron)
������ �������
����� �� ����� ���� ����� ������� ����� ������
������ ��� �� ������ ��� ����
��
������ ��������� ���� �����
� � �� ���� � ���
����
������ �������� �� ������ �����
�� ����������� �����
� � �� ���� � ��
���
�� ���������� �����
� � �� ���� � ��
���
���
����������
Latihan: simulasikan kode di atas!
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
DFF dengan Preset dan Clear Sinkron
������ �������
����� �� ����� ���� ����� ������� ����� ������
������ ��� �� ������ ��� ����
��
������ ��������� ���� �����
�� ����������� �����
� � �� ���� � ��
��� ���� �� ���������� �����
� � �� ���� � ��
��� ���� �����
� � �� ���� � ���
���
����
����������
Latihan: simulasikan kode di atas!
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Bahasan
Rangkaian SekuensialRangkaian SekuensialElemen Memori
LatchLatch SRGated SR LatchLatch D (Data)
Flip-flopEdge-Triggered D Flip-flopD Flip-Flop dengan Preset dan ClearFlip-flop TFlip-flop JK
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Flip-flop T (Toggle)Rangkaian, Tabel Karakteristik dan Diagram Pewaktuan
� Menggunakan sebuah posedge D flip-flop dan rangkaian logikauntuk mendrive masukannya
� Feedback membuat sinyal masukan D sama dengan nilai Qatau Q di bawah kontrol sinyal T
� Saat T = 1 → state rangkaian ’toggle’� Saat T = 0 → statenya tetap� Digunakan sebagai elemen di rangkaian pencacah
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
T (Toggle) Flip-FlopKode HDL (Positive-edge Triggered)
������ ����
����� �� ����� ����
������ �� ������ ����
��
��� ��
��� �����
������ ��������� ���� �����
�� ������ � � ���
���� � � ��
���� � ���
����
����������
Latihan: simulasikan kode di atas!
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Bahasan
Rangkaian SekuensialRangkaian SekuensialElemen Memori
LatchLatch SRGated SR LatchLatch D (Data)
Flip-flopEdge-Triggered D Flip-flopD Flip-Flop dengan Preset dan ClearFlip-flop TFlip-flop JK
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Flip-flop JK
� Flip-flop JK dapat diturunkan dari flip-flop D, denganmenggunakan 2 masukan J dan K, sehinggaD = JQ + K Q
� Flip-flop JK mengkombinasikan perilaku flip-flop SR danflip-flop T
� J = S dan K = R untuk semua nilai, kecuali untukJ = K = 1 (flip-flop SR)
� Jika J=K=1, flip-flop men-toggle statenya sepertiflip-flop T
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
Flip-flop JKDiagram Pewaktuan
Elemen RangkaianSekuensial: Latch
dan Flip-flop
@2012,Eko DidikWidianto
RangkaianSekuensial
Latch
Flip-flopEdge-Triggered D Flip-flop
D Flip-Flop dengan Preset
dan Clear
Flip-flop T
Flip-flop JK
JK Flip-FlopKode HDL (Positive-edge Triggered)
������ �����
����� �� ����� �� ����� ����
������ �� ������ ����
��
��� ��
��� �����
������ ��������� ���� �����
���� �������
������ � � ��
������ � � ��
������ � � ��
������ � � ���
�������
���� � ���
����
����������
Latihan: simulasikan kode di atas!
top related