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Plan de Proyecto del Trabajo Final de Carrera de Especialización de Sistemas Embebidos Facultad de Ingeniería - UBA Sistema de enclavamiento en FPGA con niveles adecuados de desempeño RAMS Autor: Ing. Martín Nicolás Menéndez Director del trabajo: Dr. Ing. Ariel Lutenberg Co Director del trabajo: Mg. Ing. Facundo Larosa Jurados: Esp. Ing. Nicolás Dassieu Blanchet Esp. Ing. Pedro Martos Esp. Ing. Nicolás Álvarez

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Plan de Proyecto del Trabajo Final de Carrera de Especialización de Sistemas Embebidos

Facultad de Ingeniería - UBA

Sistema de enclavamiento en FPGA con niveles adecuados de

desempeño RAMS

Autor: Ing. Martín Nicolás Menéndez

Director del trabajo: Dr. Ing. Ariel Lutenberg

Co Director del trabajo: Mg. Ing. Facundo Larosa

Jurados:

Esp. Ing. Nicolás Dassieu Blanchet

Esp. Ing. Pedro Martos

Esp. Ing. Nicolás Álvarez

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Contenido

Martín Nicolás Menéndez

01-Introducción

02-Stakeholders

03-Propósito

04-Alcance

05-Requerimientos

06-Activity-On-Node(AON)

07-Diagrama de Gantt

08-Gestión de riesgos

09-Gestión de calidad

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Introducción¿Qué es un enclavamiento?

¿Por qué es necesario?

¿Qué es un nivel RAMS?

¿Por qué utilizar una FPGA?

01

Martín Nicolás Menéndez

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¿QUÉ ES UN ENCLAVAMIENTO?

4

Un enclavamiento es un sistema ferroviario que controla en forma automática que los cambios de vías se produzcan en forma segura, evitando descarrilamientos y choques de trenes.

Señal de distancia a Señal de entada Señal de salida Señal para maniobra

VÍA 3

VÍA 1

VÍA 2

Hacia estación X Hacia estación YA B

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¿POR QUÉ ES NECESARIO?

5

En Argentina los enclavamientos tienen entre 40 y 100 años de antigüedad.País Año Fallecidos Heridos Razón

Italia 2018 3 +100 Rotura de enclavamiento

España 2006 41 47 Desconocido

EE.UU. 2017 3 +100 Falla en enclavamiento

México 1982 30 50 Falla en enclavamiento

EE.UU. 2018 2 +100 Desconocido

India 2017 23 150 Falla en enclavamiento

Ciudad Año Fallecidos Heridos Descripción ¿Evitable?

Palermo 1949 18 80 Choque de trenes Evitable

Benavidez 1970 236 400 Choque de trenes Evitable

Brandsen 1978 34 74 Choque de trenes Evitable

Quilmes 1982 30 50 Choque de trenes Evitable

Castelar 2013 3 315 Choque de trenes Evitable

1.Comprar soluciones cerradas a firmas extranjeras, lo que crea una fuerte dependenciatecnológica y un gasto muy considerable, del orden de cientos de millones de dólares anuales.

2.Continuar operando los sistemas ferroviarios bajo condiciones de seguridad deficientes.

3.Realizar el desarrollo de sistemas nacionales para mejorar la seguridad ferroviaria.

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NIVEL RELATIVO DE REDUCCIÓN DEL RIESGO QUE PROVEE UNA FUNCIÓN DE SEGURIDAD

Safety Integrity LeveL (SIL)

6

SIL 2

SIL 1

SIL 3

SIL 4 >99.99%:1 en 110mil años

99.9%:1 en 11mil años

99%:1 en 1mil años

90%:1 en 110 añosSensor térmico

Sensor de flujo de líquidos riesgosos

Sensor en área riesgospor cortes con LASER

Control en planta de energía nuclear

Todos los sistemas que deban ser certificados en cualquier categoría SIL, necesitan de una Evaluación Independiente

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Safety

Mainteinability

Reliability

Availability

Parámetros RAMS ferroviarios

7

Fiabilidad: Probabilidad de buen funcionamiento

Disponibilidad: Tiempo que el sistema es funcional y trabaja

Mantenibilidad: Habilidad de un sistema para permitir cambios

Seguridad: Protección para no perder o entregar información

Pueden mejorar la calidad del servicio que prestan

La especificación y demostración de los requisitos RAMS deberán ajustarse a las especificaciones de la norma EN 50126

Permite medir el nivel de confianza de un sistema

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Estrategias de redundancia

8

Diversidad de plataformas de hardware

La redundancia es obligatoria en sistemas críticos para obtener un sistema tolerante a fallas

2 de 3

Triple redundancia modular

2 de 3

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StakeholdersInvolucrados, interesados y colaboradores

02

Martín Nicolás Menéndez

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STAKEHOLDERS

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Rol Nombre y Apellido Departamento Puesto

Auspiciante Pablo Gómez GICSAFe(CONICET) Co-director posgrado

Cliente Ariel Lutenberg GICSAFe(CONICET) Director

Impulsor Ariel Lutenberg GICSAFe(CONICET) Director Trabajo final / posgrado

Responsable Martín Nicolás Menéndez GICSAFe(CONICET) Investigador

Colaboradores Facundo Larosa GICSAFe(CONICET) Co-director Trabajo Final

Orientadores Ariel Lutenberg GICSAFe(CONICET) Director Trabajo final / posgrado

Equipo Martín Nicolás Menéndez GICSAFe(CONICET) Investigador

Usuario Final Profesionales I+D GICSAFe(CONICET) Miembros

GICSAFe

Martín Nicolás Menéndez

Consejo Nacional de Investigaciones Científicas y Técnicas

Grupo de Investigación en Calidad y Seguridad de las Aplicaciones Ferroviarias

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PROPÓSITONormativas RAMS sobre un kit de desarrollo FPGA

03

Martín Nicolás Menéndez

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PROBLEMAS A RESOLVER

PROPÓSITO

12

Estado del arte en sistemas ferroviarios altamente críticos.

• Diseñar• Implementar• Probar Sistema de enclavamiento

Pruebas funcionales

Kit de desarrollo

IEC 6158

EN-50126(Ciclo de vida)

EN-50128(Técnica de software)

EN-50129(Técnica de hardware)

Circuito discreto System-On-Chip (SOC)FPGA

Redundancias

{Metodología de trabajo

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ALCANCE¿Qué incluye el proyecto?

¿Qué no será incluido?

04

Martín Nicolás Menéndez

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INCLUSIONES, EXCLUSIONES Y SUPUESTOS

ALCANCE

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Incluye Excluye Supone

Estudio de normas y requisitos RAMS Maqueta ferroviaria Conocimiento necesario alcanzable

Diseño de arquitectura Cambio de vías mecánico Tiempo suficiente

Implementación en Verilog Conversores de potencia Materiales disponibles

Simulaciones de la solución Actuar en vías reales Dificultad incremental tolerable

Análisis de rendimiento RAMS Prototipos y/o interfaces

Documentación

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REQUERIMIENTOSHardware & Software

05

Martín Nicolás Menéndez

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CONSIDERANDO UN BAJO CONOCIMIENTO DE FPGA

REQUERIMIENTOS

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Lógica combinacional

Memoria

Pruebas

Comunicación

Palancas

Señales de vías

SISTEMA PRIMARIO

SISTEMA SECUNDARIO

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CONSIDERANDO UN BAJO CONOCIMIENTO DE FPGA

REQUERIMIENTOS

17

Sistema Función

de señal de palancas Recibir entradas y asignar valores lógicos, generando un vector de entrada.

de lógica combinacional Procesar las entradas (palancas) y estados actuales (palancas y señalizaciones). Generar una señal de control.

de memoria Almacenar los estados actuales del sistema (Flip Flops)

de señales de vías Leer estados de vías y señalización. Generar las señales para modificarlos.

de comunicación Dar información al exterior por una interfaz UART del estado del sistema

de pruebas Realizar pruebas de las funcionalidades de cada módulo o simular

1. Cantidad de palancas: 162. Tipos de datos : A definir3. Tamaño de datos : A definir4. Frecuencia : A definir5. Codificación : A definir

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06-ACTIVITY-ON-NODE(AON)Etapas del proyecto

06

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ETAPAS DEL PROYECTO

ACTIVITY-ON-NODE(AIN)

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DIAGRAMA DE GANTTTareas a realizar

07

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MEDICIONES EN HORAS

DIAGRAMA DE GANTT

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MEDICIONES EN HORAS

DIAGRAMA DE GANTT

22

60

80

70

105125

125

60

75

Etapa I: Planificación

Etapa II: Estudio

Etapa III: Diseño

Etapa IV: Análisis

Etapa V: Implementación

Etapa VI: Pruebas unitarias

Etapa VII: Pruebas de integración

Etapa VIII: Cierre

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GESTIÓN DE RIESGOSPosibles contratiempos y como solucionarlos

08

Martín Nicolás Menéndez

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TODO LO QUE PUEDE SALIR MAL Y COMO EVITARLO

GESTIÓN DE RIESGOS

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Riesgo Severidad Ocurrencia RPN Mitigación Severidad* Ocurrencia* RPN*

Pérdida o rotura del kit de desarrollo 9 2 18 - 9 2 18

Capacidad o potencia insuficiente 7 6 42 Conseguir kit más potente 6 5 30

Imposibilidad de cumplir los plazos planteados 7 6 42 Consultar, incrementar horas 6 5 30

Imposibilidad de alcanzar los requerimientos de seguridad 7 6 42 Consultar, variar metodologías 6 5 30

Falta de recursos humanos y/o tiempo para desarrollo 7 3 21 - 7 3 21

Pérdida de comunicación con interesados del proyecto 7 5 35 - 7 5 35

Imposibilidad de sintetizar el circuito óptimo 8 2 16 - 8 2 16

Falta de tiempo para adquirir los conocimientos necesarios 7 2 14 - 7 2 14

Impracticabilidad de las metodologías 9 3 27 - 9 3 27

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GESTIÓN DE CALIDADControl de lo logrado – Refinamiento de resultados

09

Martín Nicolás Menéndez

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COMO VERIFICAR LOS RESULTADOS OBTENIDOS

GESTIÓN DE CALIDAD

26

Etapa III : Diseño 70

Diseño preliminar de módulo de palancas 10

Diseño preliminar de módulo de comunicación 10

Diseño preliminar de módulo de pruebas 10

Diseño preliminar de módulo de lógica combinacional 10

Diseño preliminar de módulo de memoria 10

Diseño preliminar de módulo de cambios de vías 10

Diseño preliminar de módulo de señalización ferroviaria 10

Etapa VII : Pruebas de integración 60

Simulación del sistema total 20

Pruebas de campo 20

Pruebas de calidad RAMS 20VERIFICACIÓN: ANTES DE IMPLEMENTAR, ¿SE

CUMPLEN LOS REQUERIMIENTOS?

VALIDACIÓN: LUEGO DE IMPLEMENTAR

¿SE CUMPLE LO PEDIDO?

¡EL 19% DEL TRABAJO ES LA GESTIÓN DE CALIDAD!

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