plc bab vii flip flop

Bab VII Dasar Flip-Flop

89

BAB VII

DASAR FLIP-FLOP 1. Pendahuluan Pada bagian sebelumnya telah dibahas tentang rangkaian kombinasional, yang merupakan rangkaian dengan keluaran yang dikendalikan oleh kondisi masukan yang ada. Pada sistem digital, terdapat pula rangkaian yang kondisi keluaran tidak hanya ditentukan oleh kombinasi masukan, tetapi juga ditentukan oleh kondisi keluaran yang terakhir yang terjadi pada sistem. Rangkaian semacam ini yang dikenal sebagai rangkaian logika sequensial. Rangkaian sequensial ini memiliki elemen penyimpan yang melakukan penyimpanan level logika sinyal. Kondisi atau level yang terdapat pada elemen penyimpan ini yang menentukan state dari rangkaian sequensial. Pada rangkaian logika sequensial ini, perubahan kondisi masukan dapat menyebabkan state rangkaian tetap berada pada state sebelumnya ataupun dapat pula menyebabkan state rangkaian berpindah ke state selanjutnya. Berikut ini akan dijelaskan tentang konsep dasar elemen penyimpan dalam sistem digital. Penjelasan akan diawali dari contoh yang paling sederhana yang dapat menggambarkan tentang hal ini. Sebagai ilustrasi awal, akan digunakan blok diagram pengontrol sistem alarm berikut ini :

Gambar 7.1 Blok Diagram Pengontrol Sistem Alarm Alarm akan merespon masukan kontrol ON/OFF . Alarm akan ON jika ON/OFF = 1, sebaliknya akan OFF jika ON/OFF = 0. Operasi yang diinginkan dari blok diagram tersebut adalah alarm akan ON jika sensor membangkitkan level tegangan positif. Kondisi Set merupakan respon terhadap keadaan yang tidak diinginkan sehingga alarm menjadi ON. Jika alarm ON maka kondisi ON ini harus dapat bertahan hingga keluaran dari sensor (ON/OFF ) berubah menjadi 0. Alarm akan OFF secara atomatis jika masukan Reset diaktifkan. Rangkaian ini membutuhkan elemen penyimpan untuk mempertahankan kondisi aktifnya alarm hingga masukan Reset diaktifkan. Gambar berikut ini menunjukkan elemen penyimpan rudimentary, yang dibangun atas sistem loop dengan 2 buah inverter.

Gambar 7.2 Dasar Elemen Penyimpan (Memori)


90

Jika diasumsikan A=0, maka B=1. Rangkaian ini akan mempertahankan kondisi ini dalam waktu yang tak berhingga. Sehingga dapat ditunjukkan bahwa rangkaian berada pada state yang ditentukan oleh nilai A dan B tersebut. Jika diasumsikan A = 1, maka B = 0. Kondisi inipun akan dipertahankan dalam waktu yang tak berhingga. Sehingga rangkaian elemen memori ini memiliki 2 buah state. Rangkaian ini tidak digunakan dalam aplikasi selanjutnya karena kesulitan dalam hal mekanisme perubahan state yang terjadi. Rangkaian yang lebih baik untuk menunjukkan konsep dasar elemen penyimpan ini adalah berikut ini :

A B

Load

Data

TG1

TG2

Output

Gambar 7.3 Elemen Penyimpan Dengan Transmission Gate

Rangkaian ini memiliki mekanisme transisi state yang tidak terdapat pada rangkaian sebelumnya. Mekanisme transisi state yang terjadi menggunakan 2 buah transmission gates (TG1 dan TG2). Transmission Gate 1 (TG1) digunakan untuk menghubungkan masukan terminal Data pada titik A dari rangkaian. Sedangkan Transmission Gate 2 (TG2) digunakan sebagai switch pada loop feedback (umpan balik) untuk menjaga state dari rangkaian. Transmission gates dikontrol oleh sinyal Load. Jika sinyal Load=1, maka TG1 akan ON dan node A akan memiliki level tegangan yang sama dengan terminal input Data. Sedangkan pada saat yang bersamaan, TG2 akan OFF. Sehingga level logika pada node A akan dilewatkan menuju output. Jika Load=0, maka TG1 akan OFF dan TG2 akan ON, sehingga akan terbentuk loop feedback dari output menuju node A. Pada saat inilah kondisi output akan dipertahankan (elemen penyimpan bekerja). Jadi saat Load = 1 maka output akan membaca nilai logika pada node A, sedangkan pada saat Load = 0, maka output terakhir yang terjadi akan dipertahankan. Berdasasrkan penjelasan di atas, dapat dirumuskan sifat dasar yang harus dimiliki oleh suatu elemen penyimpan, yaitu :

1. Elemen tersebut harus mampu menjaga state terakhir yang terjadi atau harus mampu menjaga suatu nilai keluaran state.

2. Nilai yang tersimpan harus dapat dibaca. 3. Nilai yang tersimpan harus dapat diubah.

2. Dasar Latch Sama dengan konsep Transmission Gates di atas, dapat pula dibangun rangkaian penyimpan dengan menggunakan gerbang logika dasar. Rangkaian berikut adalah elemen memori dasar yang dibangun menggunakan sepasang gerbang NOR.


91

Gambar 7.4 Elemen Memori Dasar Menggunakan Gerbang NOR Terminal masukannya adalah Set dan Reset yang menentukan perubahan state Q dari rangkaian elemen penyimpan. Cara yang lebih umum dalam penggambaran rangkaian dasar memori menggunakan sepasang gerbang NOR ini adalah sebagai berikut :

Gambar 7.5 Bentuk Lain Elemen Memori Dasar

Menggunakan Gerbang NOR

Kedua gerbang NOR dihubungkan secara cross-coupled. Rangkaian ini yang dikenal sebagai rangkaian dasar latch. Cara kerja rangkaian ini dapat digambarkan dalam bentuk table kebenaran berikut ini :

S R Qa Qb KETERANGAN 0 0 0/1 0/1 Tidak berubah 0 1 0 1 1 0 1 0 1 1 0 0 Forbidden Condition

Berdasarkan table kebenaran di atas, latch akan mempertahankan kondisi keluaran (state keluaran) ketika masukan S dan R bernilai 0. Pada R = S = 0 inilah latch melakukan fungsi penyimpanan. Pada kondisi/state ini dapat tercapai Qa = 0 Qb = 1 atau Qa = 1 Qb = 0. Ketika R = 0 dan S = 1, latch akan mengalami set sehingga state keluaran menjadi Qa = 1 dan Qb = 0. Sedangkan pada saat R = 1 dan S = 0, latch mengalami reset sehingga Qa = 0 dan Qb = 1. Pada semua variasi S dan R di atas terlihat bahwa Qa merupakan komplemen Qb. Namun pada kondisi R = S = 1, kedua keluaran Qa dan Qb bernilai 0. Rangkaian latch dengan koneksi cross-coupled ini dapat digunakan sebagai rangkaian memori pada blok diagram pengontrol alarm di atas. Dengan menghubungkan sinyal Set pada masukan S dan Reset pada masukan R. Keluaran Qa menghasilkan sinyal ON/OFF . Untuk inisialisasi operasi system alarm, latch akan direset sehingga alarm akan off. Ketika sensor menghasilkan nilai logika 1, latch akan mengalami Set sehingga Qa = 1 sehingga alarm menjadi on. Jika keluaran sensor menjadi 0, pada saat tersebut Qa bernilai 1, maka Qa akan mempertahankan state keluaran terakhir, sehingga alarm akan tetap on. Agar alarm menjadi off, maka masukan Reset harus diaktifasi dengan memberikan masukan logika 1, sehingga alarm menjadi off.


92

1. 7.2 Gated SR Latch Pada rangkaian latch di atas, perubahan state terjadi jika ada perubahan sinyal S dan R. Jika perubahan pada sinyal ini tidak dapat dikontrol, maka tidak dapat diketahui saat terjadinya perubahan state dari latch. Pada system alarm di atas, dapat dirancang suatu masukan lain yang berfungsi sebagai pengontrol terjadinya perubahan state rangkaian latch. Masukan lain ini dikenal sebagai masukan enable. Jika masukan enable aktif, maka latch akan bekerja seperti deskripsi table kebenaran di atas, namun jika masukan enable tidak aktif, maka latch tidak akan bekerja. Mode tidak aktifnya sinyal enable ini dikenal juga sebagai mode disable. Sehingga pada mode disable, jika masukan Set berubah dari 0 ke 1, maka alarm tidak akan on. Rangkaian latch di atas tidak dapat melakukan deskripsi fungsi terakhir ini, sehingga agar deskripsi ini dapat beroperasi, maka perlu adanya modifikasi pada rangkaian latch yang pertama. Jadi dengan modifikasi ini, konsep kerja latch seperti pada tabel kebenaran di atas hanya terjadi jika enable input aktif. Modifikasi rangkaian yang dimaksud adalah sebagai berikut :

Q

Gambar 7.6 Gated SR Latch

Pada rangkaian modifikasi ini, gerbang AND berfungsi sebagai kontrol. Jika Clk bernilai 0, maka R dan S menjadi 0, sehingga Q dan Q tidak berubah dari state sebelumnya. Namun jika Clk = 1, maka sinyal R dan S akan sama dengan masukan R dan S. Sehingga saat Clk = 1 inilah latch akan bekerja dengan transisi seperti pada table kebenaran latch di atas. Sinyal Clk inilah yang bekerja sebagai sinyal control yang diawal diperkenalkan sebagai sinyal enable. Rangkain latch yang menggunakan sinyal control (sinyal enable) ini dikenal sebagai gated latch atau gated SR latch. Modifikasi table kebenaran akibat adanya sinyal control Clk ini adalah sebagai berikut :

Clk S R Q(t+1) 0 x x Q(t) Tidak berubah 1 0 0 Q(t) Tidak berubah 1 0 1 01 1 0 1 1 1 1 x

Simbol grafik untuk rangkaian gated SR latch ini adalah sebagai berikut :


93

S

Clk

Q

QR Gambar 7.7 Simbol Grafik SR Latch

2. Gated SR Latch Menggunakan Gerbang NAND

Pada bagian sebelumnya telah dibahas konsep latch sebagai elemen dasar penyimpan. Latch yang ditunjukkan menggunakan gerbang dasar NOR. Tentu dengan bentuk koneksi yang sama dapat dibuat latch menggunakan gerbang dasar NAND. Dengan menggunakan gerbang NAND dapat dibentuk rangkaian gated latch menggunakan gerbang NAND seperti berikut ini :

R

S

Clk

Q

Q

Gambar 7.8 Gated SR Latch Menggunakan Gerbang NAND

Rangkaian ini memiliki table kebenaran yang sama dengan table kebenaran rangkaian gated latch sebelumnya. Hanya saja masukan sinyal control Clk menggunakan gerbang NAND sebagai antarmukanya. Dengan gerbang NAND diharapkan jumlah transistor yang terdapat pada rangkaian latch bisa lebih sedikit jika dibandingkan menggunakan gerbang AND.

3. Gated D Latch Bentuk latch yang secara praktis penggunaannya luas adalah D Latch. Rangkaian D latch ini memiliki masukan tunggal yaitu D (Data), dan akan menyimpan masukan D dengan pengendali sinyal Clk (clock). Rangkaian ini dikenal sebagai Gated D latch dengan bentuk implementasi sebagai berikut :

Q

Gambar 7.9 Gated D Latch

Jika D = 1, maka S = 1 dan R = 0, sehingga akan mengakibatkan state Q bernilai 1 (Q = 1). Sedangkan jika D = 0, maka S = 0 dan R = 1 yang berakibat pada state Q bernilai 0 (Q = 0). Perubahan state pada Q akan terjadi jika Clk bernilai 1, sedangkan saat Clk


94

bernilai 0, Q akan mempertahankan state terakhirnya. Table kebenaran yang menggambarkan cara kerja dari gated D latch ini adalah sebagai berikut :

Clk D Q(t+1) 0 x Q(t) 1 0 0 1 1 1

Bentuk symbol grafik dari gated D latch ini adalah sebagai berikut :

Gambar 7.10 Simbol Gated D-Latch

Berdasarkan table kebenaran di atas, terdapat symbol Q(t+1) dan Q(t). Simbol Q(t) menunjukkan nilai state saat ini, sedangkan Q(t+1) adalah nilai state berikutnya. Pada table kebenaran di atas, pada saat Clk = 0, untuk nilai D berapapun (D = x) maka Q(t+1) = Q(t). Kondisi inilah yang menunjukkan terjadinya kondisi penyimpanan pada rangkaian gated D latch, artinya keluaran tidak akan berubah dan akan sama dengan kondisi keluaran terakhir. Sedangkan pada saat Clk bernilai 1 (Clk = 1), setiap perubahan nilai D akan menyebabkan perubahan keluaran pada state berikutnya. Kelebihan utama dari gated D latch ini adalah dapat dihindarinya kondisi race yang mungkin terjadi jika S = R = 1. Jadi kondisi keluaran = x yang terlihat pada table kebenaran gated SR latch tidak mungkin terjadi pada rangkaian gated D latch ini. Contoh penggambaran cara kerja rangkaian gated D latch pada diagram pewaktu adalah sebagai berikut :

t1 t2 t3 t4

Clk

D

Q

time Gambar 7.11 Diagram Pewaktu Gated D-Latch

Pada gambar terlihat bahwa Q akan berubah jika Clk = 1. Pada saat Clk = 0 meskipun D berubah (lihat interval t1 t2), maka Q akan tetap. 3. Master-slave D Flip-Flop Rangkaian :


95

D Q

Q

D Q

Q

Q

Q

QsQmMaster Slave

D

Gambar 7.12 Rangkaian Master-Slave D Flip-Flop

Berdasarkan rangkaian di atas, D-FF pertama adalah master, dan akan dikendalikan oleh nilai Clk = 1, sedangkan D-FF yang kedua adalah slave dengan pengendali pulas Clk = 0. Cara kerja rangkaian ini adalah sebagai berikut : Pada saat masukan Clock = 1, maka master akan membaca masukan D (data) dan akan menyebabkan Qm = D. Pada saat yang bersamaan (Clock = 1) slave akan mempertahankan state Qs yang terakhir, sehingga Qs tidak mengalami perubahan. Jika Clock berubah menjadi 0, maka state pada master akan tetap (Qm akan mempertahankan keluaran terakhir saat Clock masih berharga 1), sedangkan slave akan mengalami perubahan sehingga pada saat Clock = 0 Qs, akan membaca nilai Qm (Qs = Qm). Sehingga dari perubahan nilai Clock, Qs sebagai keluaran akhir dari rangkaian tersebut akan mengalami perubahan state jika Clock bernilai 0. Rangkaian tersebut dikenal sebagai Master-slave D Flip-Flop yang memiliki symbol grafik sebagai berikut :

D Q

Q Gambar 7.13 Simbol D Master-Slave Flip-Flop

Berdasarkan symbol grafik, tanda > menunjukkan symbol aktifasi Clock yang akan menyebabkan perubahan state pada keluaran, dan pada symbol tersebut dengan adanya tanda buble (o) berarti aktifasi perubahan state terjadi saat Clock bernilai logika 0. Untuk rangkaian D Flip-Flop yang menggunakan aktifasi pulsa clock bernilai 1 dikenal sebagai Positive-edge-triggered D Flip-Flop. Simbol grafik untuk rangkaian Positive-edge-triggered D Flip-Flop adalah sebagai berikut :

D Q

Q Gambar 7.14 Positive-Edge-Triggered D Flip-Flop

Perbedaannya terlihat pada tanda > yaitu tidak adanya tambahan symbol bubble (o). Sehingga dari symbol grafik diketahui aktifasi perubahan state jika Clk = 1.


96

Untuk membandingkan antara D latch, master-slave DFF dan positive edge-triggered DFF akan ditunjukkan dengan membandingkan keluaran rangkaian berikut ini :

Q

QSET

CLR

D

Q

Q

D

Clk

Q

QSET

CLR

D

Clk

D Qa

Qb

Qc

Gambar 7.15 D Latch dan D Flip-Flop Dengan Sumber Input Sama

Jika terdapat sinyal D dan sinyal Clock dengan bentuk perubahan seperti di bawah ini, maka akan diperoleh perbandingan bentuk Qa, Qb dan Qc secara lengkap adalah :

Clk

D

Qa

Qb

Qc

Gambar 7.16 Diagram Pewaktu Rangkaian gambar 7.15

Jadi untuk masukan D yang sama, akan diperoleh bentuk keluaran di titik Qa, Qb, dan Qc yang berbeda. Jelaskan penyebabnya !!! 7.6 Master-slave D-FF dengan Masukan Clear dan Preset Rangkaian ini merupakan penyempurnaan dari rangkaian master-slave D-FF sebelumnya. Pada rangkaian ini terdapat tambahan masukan yaitu masukan Clear dan masukan Preset. Fungsi dari masukan Clear adalah membuat keluaran Q secara langsung bernilai 0 tanpa perlu menunggu Clock bernilai 0 dan tanpa perlu melihat berapa nilai D pada saat itu. Dengan memberi masukan Clear bernilai 0 secara otomatis Q = 0. Sedangkan fungsi dari masukan preset adalah sebaliknya membuat keluaran Q otomatis bernilai 1 tanpa harus menunggu Clock bernilai 0 dan tanpa perlu melihat berapa nilai D pada saat tersebut. Simbol grafik dari rangkaian ini adalah sebagai berikut :


97

Gambar 7.17 Master-Slave D Flip-Flop Dengan Masukan Clear dan Preset

Sedangkan untuk Positive-edge-triggered D Flip-Flop dengan masukan Clear dan Preset memiliki bentuk symbol grafik sebagai berikut :

Gambar 7.18 Positive-Edge-Triggered D Flip-Flop Dengan Masukan Clear dan Preset

7.7 T Flip-Flop D flip-flop merupakan elemen penyimpan yang sangat banyak digunakan. Dengan menambahkan rangkaian kombinasional sederhana pada masukannya, dari D flip-flop ini dapat diturunkan jenis flip flop lain sebagai jenis elemen penyimpan. Bentuk rangkaiannya adalah sebagai berikut :

D Q

Q

T

ClockQ

Q

Gambar 7.19 Rangkaian T Flip-Flop Yang Dibangun Dari D Flip=Flop

Rangkaian di atas menggunakan positive-edged triggered D flip-flop. Fungsi persamaan masukan D yang dihasilkan dari rangkaian kombinasional yang ditambahkan pada flip-flop mempunyai bentuk persamaan D = QTQT sehingga jika T = 1, maka D = Q sebaliknya jika T = 0, maka D = Q. Sehingga jika digambarkan table kebenaran dari rangkaian di atas akan diperoleh bentuk sebagai berikut :

T Q(t+1)


98

0 Q(t) 1 Q (t)

Rangkaian penyimpan yang memiliki bentuk table kebenaran seperti di atas dikenal sebagai T Flip-Flop (T-FF). Simbol T berarti Toggle, yang menunjukkan bahwa rangkaian akan mentoggles (menginversi) state keluaran pada saat T = 1. Simbol grafik dari T Flip-Flop ini adalah sebagai berikut :

T Q

Q Gambar 7.20 Simbol T Flip-Flop

Sebagai contoh diagram pewaktu yang menunjukkan cara kerja dari T flip-flop ini adalah sebagai berikut :

t1 t2 t3 t4

Clk

T

Q

time Gambar 7.21 Diagram Pewaktu Untuk T Flip-Flop

Jadi bentuk rangkaian T-FF di atas, bukanlah satu-satunya konfigurasi T-FF yang dapat dibangun. Selama suatu konfigurasi dapat memenuhi table kebenaran T-FF di atas, maka rangkaian tersebut dapat disebut sebagai rangkaian T-FF. Pada kasus ini hanya dicontohkan suatu rangkaian T-FF yang dibentuk dengan mengkonfigurasi kembali rangkaian D-FF yang ditambahkan rangkaian kombinasional di bagian masukannya. 7.8 JK Flip-Flop (JK-FF) Bentuk elemen penyimpan lainnya yang banyak digunakan adalah JK Flip-Flop. Suatu rangkaian JK Flip-Flop yang dibentuk menggunakan D Flip-Flop memiliki bentuk sebagai berikut :

D Q

Q

K

ClockQ

QJ

Gambar 7.22 Rangkaian JK Flip-Flop Yang Dibangun Dari D Flip-Flop


99

Pada rangkaian ini, persamaan D mempunyai bentuk :

D = JQ + J Q Sehingga diperoleh bentuk table kebenaran untuk rangkaian ini adalah sebagai berikut :

J K Q(t+1) 0 0 Q(t) 0 1 0 1 0 1 1 1 Q (t)

Simbol grafik untuk rangkaian JK Flip-Flop ini adalah sebagai berikut :

J Q

QK Gambar 7.23 Simbol JK Flip-Flop

Rangkaian JK Flip-Flop ini menggabungkan cara kerja SR dan T flip-flop pada sisi keunggulan masing-masing flip-flop. JK Flip-Flop berperilaku sebagai SR Flip-Flop pada saat J = S dan K = R untuk semua kondisi masukan kecuali pada kondisi J = K = 1. Pada kondisi yang harus dihindari di mode operasi SR Flip-Flop (J = K = 1), JK flip-flop akan mentoggles state keluarannya dan berperilaku sebgai T flip-flop. 7.9 Rangkaian Register

Gambar 7.24 Rangkaian Shift Register

Suatu flip-flop akan menyimpan satu bit informasi. Jika sejumlah flip-flop digunakan untuk menyimpan informasi sebanyak n bit, flip-flop semacam ini yang dikenal sebagai register. Sumber clock bersama (common clock) digunakan oleh setiap flip-flop pada suatu register. Register Geser (Shift Register) Merupakan register yang mempunyai kemampuan menggeser setiap bit yang berada di dalamnya. Gambar shift register ini ditunjukkan pada gambar 7.24 di atas. Pada gambar 7.24 tersebut, register geser melakukan penggeseran sebuah bit dari arah kiri ke kanan.


100

Isi sebuah flip-flop akan dikirimkan ke flip-flop berikutnya yang berada di sebelah kanannya dengan kendali sinyal clock bagian transisi positif (01). Ilustrasi penggeseran ini akan ditunjukkan dengan adanya Input (In) : 1, 0, 1, 1, 1, 0, 0, dan 0 dengan durasi sepanjang delapan pulsa clock. Dengan asumsi nilai awal setiap flip-flop adalah 0, maka urutan pergeseran bit dari flip-flop kiri ke flip-flop sebelah kanannya adalah sebagai berikut :

In Q1 Q2 Q3 Q4 = Out t0 1 0 0 0 0 t1 0 1 0 0 0 t2 1 0 1 0 0 t3 1 1 0 1 0 t4 1 1 1 0 1 t5 0 1 1 1 0 t6 0 0 1 1 1 t7 0 0 0 1 1

7.10 Rangkaian Counter Rangkaian ini digunakan dalam system digital untuk berbagai keperluan. Rangkaian counter dapat digunakan untuk menghitung jumlah kemunculan suatu event, membangkitkan interval waktu control untuk berbagai tugas dalam system, dan lain-lain. Rangkaian counter dapat diimplementasikan dengan menggunakan rangkaian penjumlah / pengurang seperti yang dibahas pada rangkaian aritmatika bilangan sebelumnya. Namun cara ini terbilang kurang efisien karena kebutuhan pengubahan isi counter hanya 1 bit, sehingga menggunakan rangkaian adder / subtractor tergolong boros sumber daya. Untuk keperluan efisiensi ini didesain rangkaian counter menggunakan T Flip-Flop dan D Flip-Flop. Secara umum counter dibagi menjadi up-counter dan down-counter. Rangkaian counter yang paling mudah diimplementasi adalah yang menggunakan T Flip-Flop. Hal ini karena karakteristik toggle yang dimiliki T-FF sangat mudah untuk mengimplementasikan rangkaian counter. 7.10.1 Rangkaian up-counter menggunakan T Flip-Flop

T Q

Q

T Q

Q

T Q

Q

Q1Q0 Q2

Clock

1


101

Gambar 7.25 Rangkaian Up-Counter 3 Bit

Gambar 7.26 Diagram Pewaktuan Up-Counter 3 Bit

Gambar di atas menunjukkan rangkaian counter 3 bit yang dapat melakukan penghitungan dari 0 sampai dengan 7. Masukan clock pada ketiga flip-flop terhubung secara cascade. Setiap masukan flip-flop terhubung dengan logika 1, yang berarti bahwa state flip-flop akan mengalami pembalikan logika keluaran setiap kemunculan pulsa clock positif. Masukan clock pada 2 flip-flop terakhir berasal dari keluaran Q flip-flop sebelumnya. Hal ini mengakibatkan pembalikan state keluaran pada output Q1 akan terjadi saat transisi negative (10) dari Q0. Demikian pula pada Q2, pembalikan state keluaran akan terjadi setiap transisi negative dari Q1. Sehingga secara lengkap bentuk sinyal keluaran dari rangkaian up-counter terlihat pada diagram pewaktuan. Cara pembacaan diagram pewaktuan untuk setiap perioda pulsa clock adalah dengan mengurutkan nilai logika keluaran Q2, Q1, dan Q0 (Q2 Q0). Sehingga diperoleh urutan 000, 001, 010, 011, 100, 101, 110, dan 111. Karena keluaran bersifat naik maka rangkaian ini dikenal sebagai up-counter.

7.10.2 Rangkaian Down-Counter 3 Bit Sedangkan rangkaian down-counter yang dibentuk menggunakan T flip-flop adalah sebagai berikut :

T Q

Q

T Q

Q

T Q

Q

Q1Q0 Q2

Clock

1

Gambar 7.27 Rangkaian Down-Counter 3 Bit

Pada rangkaian down-counter ini, masukan pulsa clock untuk T-flip-flop kedua dan seterusnya berasal dari keluaran flip-flop sebelumnya. Sedangkan masukan T pada setiap flip-flop terhubung ke masukan logika 1. Diagram pewaktuan yang menunjukkan cara kerja down-counter ini adalah sebagai berikut :


102

Gambar 7.28 Diagram Pewaktuan Down-Counter 3 Bit

Urutan kombinasi keluaran (Q2, Q1, dan Q0) adalah 111, 110, 101, 100, 011, 010, 001, dan 000. Terlihat bahwa kombinasi 3 bit Q2 sampai dengan Q0 bersifat menurun sehingga rangkaian ini dikenal sebagai down-counter 3 bit.

plc bab vii flip flop

Documents