modul i gerbang logika

7/22/2019 Modul i Gerbang Logika

1/12

Modul Praktikum Teknik Digital

MODUL I

GERBANG TRANSISTOR-TRANSISTOR LOGIC (TTL)

1. Tujuan

Setelah melakukan percobaan ini, mahasiswa dapat :

a. Mengidentifikasi kemasan DIL I dan kon!ensi penomeran pin "ang digunakan

b. Mengidentifikasi rentang tegangan "ang dii#inkan untuk input dan output TTL

c. Memahami istilah dari $noise margin% dan fan&out% sebagaimana "ang diterapkan untuk

gerbang TTL

d. Mengukur le!el tegangan input dan output TTL

e. Mengenali simbol gerbang logika

f. Mengenali tabel kebenaran '()*+'()*

g. Mendiagnosa kesalahan dalam gerbang TTL

2. Peralatan an! "#!una$an

a. I*-IT / 0 1 dan Logic Monitor of D2333 4 5./ 6undamental of Digital Logic&/

Module.

b. Dua buah Multimeter.

c. Shorting links dan connecting leads.

%. Da&ar Te'r#

7erbang digit dikenal pula sebagai perangkat digit atau sebagai perangkat logika 8logic de!ice9.

Perangkat ini memiliki satu atau lebih masukan dan satu keluaran. Masing&masing masukan

8input9 atau keluaran 8output9 han"a mengenal dua keadaan logika, "aitu logika 3 8nol, rendah9

GERBANG TRANSISTOR-TRANSISTOR LOGIC (TTL) I - 1


2/12


atau logika / 8satu, tinggi9 "ang oleh perangkat logika, 3 direpresentasikan dengan tegangan

3 sampai 3,; S & >d!anced Schottk"

o >LS & >d!anced Low Power Schottk"

o 6 & 6ast 8faster than normal Schottk", similar to >S9

M)S

o & M)S 5&/1< operation similar to 5333 series

o B & Bigh speed M)S, similar performance to LS, /nS



3/12


o BT & Bigh speed, compatible logic le!els to bipolar parts

o > & >d!anced M)S, performance generall" between S and 6

o >B & >d!anced Bigh&Speed M)S, three times as fast as B

o >L@T & >d!anced @iM)S, TTL compatible input thresholds, faster than >T and

@T

GERBANG AND

7ambar /./ 7erbang >D



4/12


7erbang >D seperti pada gambar /./ dapat memiliki dua masukan atau lebih. 7erbang ini

akan menghasilkan keluaran / han"a apabila semua masukann"a sebesar /. Dengan kata lain

apabila salah satu masukann"a 3 maka keluarann"a pasti 3. ontoh I TTL gerbang >D

adalah I ;53F.

Sebagai contoh, perhatikanlah kasus berikut:

Sebuah tim ganda dari regu tennis me#a 6akultas Sains dan Teknologi, adalah absah apabila

kedua anggotan"a lengkap hadir, "aitu Barris dan Suto"o. >pabila salah satu dari Barris atau

Suto"o ada "ang absen atau tidak hadir, maka regu tersebut tidak absah untuk Mewakili

6akultas Sains dan Teknologi dalam turnamen tennis me#a tersebut.

Dalam dunia logika digital, semua aspek positif dari suatu kasus diinterpretasikan sebagai true

8baca: tru9 suatu kata bahasa Inggris "ang berarti benar. Pada komputer 8sebagai perangkat9,

true diwu#udkan sebagai logika / atau high 8baca: ha"9 K tinggi. Pada tingkat perangkat

keras, true mempun"ai acuan tegangan listrik mendekati 1


5/12


@entuk logika kasus diatas disebut logika >D, "ang dalam bahasa Indonesia berarti D>.

Tampakn"a, nama logika ini diperoleh dengan mengambil patokan pada sinopsis bagian

pertama, "ang men"atakan bahwa output akan true bila > dan @ true.

Pen#abaran dapat lebih disederhanakan lagi dengan mempergunakan tabel "ang bernama

Tabel Nebenaran 8truth table9.

GERBANG NAND (NOT AND)

7ambar /. 7erbang >D 8)T >D9

@erlawanan dengan gerbang >D, pada gerbang >D keluaran akan selalu / apabila salahsatu masukann"a 3. Dan keluaran akan sebesar 3 han"a apabila semua masukann"a /.

7erbang >D ekui!alen dengan )T >D. ontoh I TTL gerbang >D adalah I ;533.

GERBANG OR

7ambar /.2 7erbang )*

Neluaran gerbang )* akan sebesar 3 han"a apabila semua masukann"a 3. Dan keluarann"a

akan sebesar / apabila saling tidak ada salah satu masukann"a "ang bernilai /. ontoh I TTL

gerbang )* adalah I ;52.

Sebagai contoh, perhatikanlah kasus berikut:

Dalam suatu rapat "ang diadakan oleh 6akultas Sains dan Teknologi, Pak Nunaifi dan Ibu '!a

bertindak sebagai wakil resmi dari Ourusan Teknik 'lektro. Sidang rapat men"atakan bahwa



6/12


apabila salah seorang dari Pak Nunaifi atau Ibu '!a hadir, maka hal itu sudah dianggap absah

untuk mewakili Ourusan Teknik 'lektro.

-ntuk kasus ini, pen#abaran masalah tidak ban"ak berbeda dengan "ang sebelumn"a "aitu:

a. Pen"elesaian 8output9 kasus disandikan dengan J.

b. Peserta 8input9, dalam hal ini Pak Nunaifi dan Ibu '!a, disandikan sebagai > dan @.

c. Sinopsis "ang dihasilkan men"atakan bahwa:

& J akan true apabila salah satu dari > dan @ ada dalam kondisi true.

& J akan false, apabila > dan @ 8semuan"a9 ada dalam keadaan false.

GERBANG NOT

7ambar /.5 7erbang )T

Pada gerbang ini nilai keluarann"a selalu berlawanan dengan nilai masukann"a. >pabila

masukann"a sebesar 3 maka keluarann"a akan sebesar / dan sebalikn"a apabila masukann"a

sebesar / maka keluarann"a akan sebesar 3. Pada tabel kebenaran gerbang )T berikut,

"aitu tabel "ang menggambarkan hubungan antara masukan 8>9 dan keluaran 8@9 perangkat

digit gerbang )T. ontoh I TTL gerbang )T adalah I ;535.

GERBANG *OR (E+,lue OR)

7ambar /.1 7erbang ()*

>pabila input > dan @ ada dalam keadaan logika "ang sama, maka output J akan

menghasilkan logika 3, sedangkan bila input > dan @ ada dalam keadaan logika "ang berbeda,

maka output akan men#adi logika /. ()* sebetuln"a merupakan !ariasi dari cara ker#a logika

)*. ontoh I TTL gerbang ()* adalah I ;5FE.



7/12


>plikasi dari proses logika ()* ini dapat dimanfaatkan untuk membandingkan dua buah data,

"aitu apabila data&data tersebut mengandung informasi "ang persis sama, maka ()* akan

memberikan output logika 3.

GERBANG *NOR (E+,lue NOR)

7ambar /.E 7erbang ()* 8'=clusi!e )*9

>pabila input > dan @ ada dalam keadaan logika "ang sama, maka output J akan

menghasilkan logika /, sedangkan bila input > dan @ ada dalam keadaan logika "ang berbeda,

maka output akan men#adi logika 3. ()* bisa #uga dikatakan memiliki sifat dari kebalikan

()*. ()* dan )* han"alah berbeda pada langkah ke&empat "aitu apabila > dan @ pada

logika / maka output J #uga /, bukan 3 seperti pada logika )*. ontoh I TTL gerbang

()* adalah I ;5EE.

. Pr'&e"ur Per,'/aan

0ara$ter#&t#$ Inut "an Outut Ger/an! L'!#$a TTL



8/12


7ambar /.; Narakteristik Input dan )utput 7erbang Logika TTL

Masukkan link antara socket /./ 0 /.5 dan antara /.2 0 /.E dan koneksikan rangkaian

seperti ditun#ukkan pada gambar /.; untuk percobaan pada 7C gerbang >D.

Noneksikan multimeter / pada tegangan D antara socket /. 8positif9 dan /./C 8negatif9

dan multimeter selalu pada tegangan D antara socket ( pada logic monitors panel

8positif9 dan socket lainn"a ke ground, lalu 5./3 8negatif9

Switch modul power suppl" pada posisi ), set


9/12


Putar


10/12


7ambar /.F Tabel Nebenaran 7erbang TTL

Noneksikan switch S5 0 S1 ke input gerbang >D 7/ dan logic monitor ke output 7/

seperti ditun#ukkan pada gambar /.F, untuk melakukan percobaan pada TTL gerbang

>D. Logic monitor L'D menun#ukkan le!el logika / ketika ) dan le!el logika 3 ketika

)66.

Switch modul power suppl" pada posisi ). Set logika input keempat state "ang

mungkin dan perhatikan logika state pada output untuk setiap pengaturan pada tabel

/..

-langi satu percobaan untuk setiap #enis gerbang dan catat hasiln"a kedalam tabel /.

dibawah ini.

Tabel /.

Input)utput

Input)utput Input )utput

@ > @ >

3 3 3 3 33 / 3 / /

/ 3 / 3 7erbang )T

/ / / /

7erbang >D 7erbang )*

Input )utput Input )utput



11/12


@ > @ >

3 3 3 3

3 / 3 /

/ 3 / 3

/ / / /

7erbang >D 7erbang )*

Catatan

......................................................................................................................................................

......................................................................................................................................................

......................................................................................................................................................

......................................................................................................................................................

......................................................................................................................................................

......................................................................................................................................................

......................................................................................................................................................

......................................................................................................................................................

Switch modul power suppl" pada posisi ) dan input pada gerbang dalam kondisi tidak

terhubung, perhatikan output logic state untuk setiap #enis gerbang 8seperti "ang

ditun#ukkan oleh logic monitor9 dan mengukur nilai tegangan input dan output untuk

setiap gerbang 8menggunakan multimeter9. atat hasil pengukuran kedalam tabel /.2.

@ila tidak ada tegangan "ang diterapkan pada input gerbang, seperti "ang ter#adi disini,

input dikatakan tre&'l".

Tabel /.2

>D )* )T >D )*

)utput LogicState

Tegangan Input

Tegangan )utput

Catatan

......................................................................................................................................................

......................................................................................................................................................



12/12


......................................................................................................................................................

......................................................................................................................................................

......................................................................................................................................................

......................................................................................................................................................

......................................................................................................................................................

......................................................................................................................................................


modul i gerbang logika

Documents