Sistem Digital

BAB V

LOGIKA SEKUENSIAL SINKRON

Alokasi Waktu : 16 x 45 menit

Tujuan Instruksional Khusus :

1. Mahasiswa dapat menjelaskan fungsi dan dasar rangkaian Flip-flop.2. Mahasiswa dapat menjelaskan jenis-jenis Flip-flop seperti RS, JK, D, dan T.3. Mahasiswa dapat menjelaskan cara penyulutan Flip-flop.4. Mahasiswa dapat menjelaskan cara merancang couter baik sinkron maupun asinkron.

5.1. PENDAHULUAN

Rangkaian digital yang dipelajari sejauh ini adalah Rangkaian Kombinasional, yaitu

output-outputnya pada setiap saat tertentu bergantung penuh pada input-inputnya pada

saat itu juga. Keadaan-keadaan level-input yang terdahulu tidak mempunyai pengaruh

terhadap output-output berikutnya karena rangkaian-rangkaian logika kombinasional

tidak mempunyai memory. Walaupun setiap sistem digital memiliki rangkaian

kombinasional, tetapi kebanyakan sistem-sistem yang dijumpai dalam praktek juga

memasukkan elemen pengingat (memory elements). Rangkaian kombinasional yang

mempunyai memory elements ini dideskripsikan sebagai “Logika Berurutan”

(Sequential Logic).

Diagram blok dari rangkaian sekuensial ditunjukkan pada Gambar 5.1. Rangkaian

tersebut terdiri dari rangkaian kombinasional dan memory elements.

Gambar 5.1 Diagram blok Rangkaian Sekuensial

“Memory Elements” adalah perangkat yang mampu menyimpan informasi biner di

dalamnya. Informasi biner yang disimpan dalam memory elements pada waktu tertentu

menentukan keadaan (“state”) dari rangkaian sequential.

82

Rangkaian Kombinasional

Memory Elements

InputOutput

Sistem Digital

Rangkaian “sequential” menerima informasi biner dari External Inputs. Input-input ini,

bersama-sama dengan keadaan saat itu (present state) dari memory elements,

menentukan nilai biner pada termina output.

Diagram blok di atas menunjukkan bahwa external outputs pada rangkaian sequential

adalah tidak hanya fungsi dari external inputs tetapi juga dari keadaan saat itu dari

memory elements. Keadaan berikutnya (next state) dari memory elements adalah juga

fungsi dari external inputs dan keadaan saat itu (present state). Jadi, rangkaian

sequential ditentukan oleh urutan waktu dari input, output, dan keadaan dalam (internal

state).

Memory elements yang digunakan pada rangkaian sequential adalah “FLIP-FLOPS”.

Flip-flop (disingkat FF) adalah rangkaian logika dengan dua output, yang mana kedua

output tersebut kebalikan satu dengan lainnya. Gambar 5.2 menunjukkan output-output

tersebut sebagai Q dan Q . Output Q dinamakan output FF normal dan Q adalah output

FF inversi (inverted).

Jika suatu FF dikatakan dalam keadaan tinggi (1) atau keadaan rendah (0), ini adalah

keadaan pada output Q-nya. Tentu saja output Q selalu kebalikan dari Q.

Gambr 5.2. Simbol umum Flip-Flop

Untuk FF ada dua keadaan kerja yang mungkin :

a. Q = 0, Q = 1; dan

b. Q = 1, Q = 0.

FF mempunyai satu input atau lebih, yang digunakan untuk mengoperasikan FF bolak-

balik antara dua keadaan tersebut. Seperti yang akan kita lihat nanti, sekali sebuah

sinyal input mengoperasikan FF menuju suatu keadaan tertentu, FF akan tetap berada

pada keadaan itu meskipun setelah sinyal inputnya terputus. Ini adalah karakteristik

memory dari rangkaian FF.

83

Sistem Digital

Flip-flop juga dikenal dengan beberapa nama antara lain : Bistable Multivibrator, Latch,

dan Binary, tetapi umumnya kita akan menggunakan flip-flop karena istilah ini paling

banyak digunakan dalam bidang digital.

5.2. JENIS-JENIS FLIP-FLOPS

Perbedaan-perbedaan utama di antara bermacam-macam jenis FF adalah dalam jumlah

input yang dimilikinya dan dalam sikap/cara di mana input-inputnya mempengaruhi

keadaan binernya. Jenis yang paling umum dari FF akan dibahas di bawah.

5.2.1. Dasar Rangkaian Flip-Flop

Suatu rangkaian FF dapat dibuat dari dua NAND gates atau dua NOR gates.

Pembuatan-pembuatan ini ditunjukkan dalam diagram logika pada Gambar 5.3 dan

5.4.

Tiap rangkaian membentuk sebuah FF dasar yang mana jenis lain yang lebih rumit

dapat dibuat berdasarkan FF dasar tersebut. Hubungan menyilang dari Output gate

satu ke input gate yang lain dan sebaliknya membentuk suatu jalur umpan balik

(feedback path). Untuk alasan ini, rangkaian-rangkaian tersebut diklasifikasikan

sebagai rangkaian sequential tak-sinkron (asynchronous sequential circuits).

Tiap FF mempunyai dua output, Q dan Q , dan dua input, set dan reset. Flip-flop jenis

ini kadang-kadang dinamakan “Direct-coupled RS flip-flop” atau “SR latch”.

S R Q Q’

1 0 1 0

0 0 1 0

0 1 0 1

0 0 0 1

1 1 0 0

(a) Diagram Logika (b) Tabel Kebenaran

Gambar 5.3 Rangkaian Flip-flop dasar dengan NOR gates

84

Sistem Digital

S R Q Q’

1 0 0 1

1 1 0 1

0 1 1 0

1 1 1 0

0 0 1 1

(a) Diagram Logika (b) Tabel Kebenaran

Gambar 5.4 Rangkaian Flip-flop dasar dengan NAND gates

Ringkasan dari FF NOR :

1. SET = 1, RESET = 0 selalu menghasilkan Q = 1, tanpa menghiraukan kondisi

output FF sebelumnya. Ini dinamakan menset FF ke kondisi 1 atau kondisi tinggi.

2. SET = 0, RESET = 1 selalu menghasilkan Q = 0, tanpa menghiraukan kondisi

output FF sebelumnya. Ini dinamakan me-reset FF/meng-clear FF ke kondisi 0

atau kondisi rendah.

3. SET = 0, RESET = 0 tidak mempengaruhi kondisi FF, yaitu tetap pada kondisi

sebelumnya. Ini adalah kondisi normal dari input FF.

4. SET = 1, RESET = 1 adalah kondisi yang tidak menentu & harus tidak digunakan.

Ringkasan dari FF NAND :

1. SET = 1, RESET = 1 tidak mempengaruhi output FF. Ini adalah kondisi normal.

2. Untuk men-set FF ke kondisi Q = 1 memerlukan SET = 0 sedangkan RESET = 1.

3. Untuk me-reset/meng-clear FF ke kondisi Q = 0 memerlukan RESET = 0

sedangkan SET = 1.

4. Kondisi SET = 0, RESET = 0 adalah tidak menentu dan harus tidak digunakan

85

Sistem Digital

5.2.2. CLOCKED RS FLIP-FLOP

Dengan menambah gates ke input rangkaian dasar, flip-flop tersebut dapat dibuat

untuk mengendalikan level-level input selama terjadi pulsa clock (clock pulse).

Clocked RS flip-flop yang ditunjukkan pada gambar 5.5 (a) terdiri dari sebuah FF

NOR dasar dan dua AND gates. Output-output dari kedua AND gates tetap pada 0

sepanjang pulsa clock (disingkat CP) adalah 0, tanpa menghiraukan harga-harga dari

input S dan R. Bila pulsa clock berubah menjadi 1, informasi dari input S dan R

diijinkan untuk mencapai flip-flop dasar.

Gambar 5.5 Clocked RS Flip-flop

5.2.3. D FLIP-FLOP

D flip-flop yang ditunjukkan pada Gambar 5.6 adalah modifikasi dari Clocked RS

Flip-flop. NAND gates 1 dan 2 membentuk sebuah FF dasar dan gates 3 dan 4

memodfikasi FF dasar tersebut ke dalam Clocked RS Flip-flop. Input D langsung

menuju ke input S, dan komplemennya, melalui gate 5, diberikan ke input R.

Sepanjang input pulsa clock (CP) adalah 0, gate 3 dan 4 mempunyai nilai 1 pada

output-outputnya, tanpa menghiraukan nilai dari input-input yang lain.

86

Sistem Digital

Input D disampelkan selama terjadi pulsa clock. Jika input D tersebut adalah 1, output

gate 3 menjadi 0, mengalihkan FF ke kondisi SET. Jika input D tersebut adalah 0,

output gate 4 menjadi 0, mengalihkan FF ke kondisi CLEAR.

(a) Diagram logika dengan NAND gates

(b) Simbol Grafik (c) Tabel Karakteristik (d) Persamaan Karakteristik

Gambar 5.6 Clocked D Flip-flop

D flip-flop menerima penandaan dari kemampuannya untuk mentransfer “data” ke

dalam suatu FF. Pada dasarnya D flip-flop adalah sebuah RS flip-flop dengan sebuah

inverter pada input R. Penambahan inverter tersebut mengurangi jumlah input dari dua

menjadi satu.

Flip-flop jenis ini kadang-kadang dinamakan “Gated D-Latch”. Input CP sering diberi

penandaan variabel G (untuk Gate) untuk menunjukkan bahwa input ini

memungkinkan “Gated D-Latch” untuk memasukkan data ke dalam FF.

Persamaan karakteristik tersebut (Gb. 5.6 (d)) menunjukkan bahwa kondisi berikutnya

(next state) dari FF adalah sama seperti input D dan tidak tergantung pada nilai dari

kondisi sekarang (present state).

87

Sistem Digital

5.2.4. JK FLIP-FLOP

JK Flip-flop adalah perbaikan dari RS Flip-flop di dalam hal bahwa kondisi tidak

menentu (indeterminate state) dari jenis RS adalah didefinisikan di dalam jenis JK.

Input-input J dan K bertindak seperti input-input S dan R untuk men-set dan meng-

clear flip-flop. Jika input-input diberikan ke kedua J dan K secara bersamaan, FF

tersebut berubah ke kondisi komplemennya, yaitu, jika Q = 1, FF tersebut berubah ke

Q = 0, dan sebaliknya.

Clocked JK Flip-flop ditunjukkan pada Gambar 5.7 (a). Output Q di-AND-kan dengan

input K dan CP sehingga FF adalah “clear” selama pulsa clock hanya jika Q

sebelumnya adalah 1. Dengan hal yang sama, output Q’ di-AND-kan dengan input-

input J dan CP sehingga FF adalah “set” dengan pulsa clock hanya jika Q’ sebelumnya

adalah 1.Q I K Q (t-1)

0 0 0 0

0 0 1 0

0 1 0 1

0 1 1 1

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 0

(a) Diagram Logika (c) Tabel Karakteristik

(b) Simbol Grafik (d) Persamaan Karakteristik

Gambar 5.7 Clocked JK Flip-flop

88

K

J

Sistem Digital

5.2.5. T Flip-flop

T Flip-flop adalah versi input tunggal dari JK flip-flop. Sebagaimana ditunjukkan pada

Gambar 5.8 (a), T flip-flop didapatkan dari jenis JK jika kedua input dihubungkan

bersama.

Penandaan T berasal dari kemampuan FF ini untuk men-“Toggle”, atau mengubah

kondisi.

Simbol, tabel karakteristik, dan persamaan karakteristik dari T flip-flop ditunjukkan

secara berturut-turut pada Gb. 5.8 (b), (c), dan (d). Flip-flop yang diperkenalkan dalam

makalah ini adalah jenis-jenis yang paling umum, tersedia secara komersial.

(a) Diagram Logika

(b) Simbol Grafik (c) Tabel Karakteristik (d) Persamaan Karakteristik

Gambar 5.8 Clocked T Flip-flop

89

Sistem Digital

5.3. TABEL EKSITASI FLIP-FLOP

Tabel karakteristik untuk berjenis-jenis Flip-flop telah ditunjukkan dalam sub-bab 2.2.

Tabel karakteristik mendefinisikan sifat-sifat logika suatu flip-flop dan secara lengkap

mengkarakteristikkan operasi-operasinya.

Flip-flop rangkaian terpadu (Integrated-Circuit Flip-flops) kadang-kadang didefinisikan

dengan tabel karakteristik yang ditabulasikan dengan cara yang berbeda. Bentuk kedua

dari tabel karakteristik untuk RS, JK, D, dan T Flip-flop ini ditunjukkan pada tabel 5-1.

Tabel-tabel karakteristik ini menunjukkan informasi yang sama seperti tabel

karakteristik pada Gb. 5.5 (c) hingga 5.8 (c).

Tabel 5-1 mendefinisikan kondisi masing-masing Flip-flop sebagai fungsi dari input-

inputnya dan kondisi sebelumnya.

Q (t) adalah kondisi saat ini (“present state”) dan Q (t + 1) adalah kondisi berikutnya

(“next state”) setelah terjadi pulsa clock.

Tabel 5-1 Tabel Karakteristik Flip-flop

S R Q (t + 1) J K Q (t + 1)

0 0 Q (t) 0 0 Q (t)

0 1 0 0 1 0

1 0 1 1 0 1

1 1 ? 1 1 Q’(t)

(a) RS (b) JK

D Q (t + 1) T Q (t + 1)

0 0 0 Q (t)

1 1 1 Q’ (t)

(c) D (d) T

*** Tanda Tanya (?) menunjukkan kondisi berikutnya yang tidak menentu

(indeterminate next state)

90

Sistem Digital

Tabel 5-2 Tabel Eksitasi Flip-flop

Q (t) Q (t + 1) S R Q (t) Q (t + 1) S R

0 0 0 x 0 0 0 x

0 1 1 0 0 1 1 x

1 0 0 1 1 0 x 1

1 1 x 0 1 1 x 0

(a) RS (b) JK

Q (t) Q (t + 1) D Q (t) Q (t + 1) T

0 0 0 0 0 0

0 1 1 0 1 1

1 0 0 1 0 1

1 1 1 1 1 0

(c) D (d) T

5.4. MERANCANG PENCACAH (COUNTER)

Rangkaian berurutan (Sequential Circuit) yang beroperasi melalui urutan kondisi

tertentu berdasarkan aplikasi dari pulsa-pulsa inputnya dinamakan “pencacah”

(counter).

Pulsa-pulsa input tersebut, dinamakan pulsa penghitung (count pulses), bisa berupa

pulsa clock, atau pulsa-pulsa input tersebut dapat berasal dari “external source” dan bisa

terjadi pada interval waktu tertentu atau random.

Dalam suatu counter, urutan kondisi tersebut dapat mengikuti hitungan biner atau

urutan kondisi yang lain. Counter ditemukan hampir disemua peralatan yang berisi

logika digital. Counter tersebut digunakan untuk menghitung jumlah peristiwa dari

suatu kejadian dan berguna untuk menimbulkan urutan waktu untuk mengontrol

operasi-operasi di dalam sistem digital.

Counter yang mengikuti urutan biner dinamakan binary counter (pencacah biner)

91

Sistem Digital

Pencacah biner n-bit terdiri dari n flip-flop dan dapat menghitung dalam biner dari 0 ke

2n-1.

Sebagai contoh, diagram kondisi (state diagram) dari counter 3-bit ditunjukkan pada

gambar 5.9. Sebagaimana terlihat dari kondisi-kondisi biner yang ditunjukkan di dalam

lingkaran, output-output flip-flop mengulangi urutan hitungan biner dengan kembali ke

000 setelah 111. Ingat bahwa transisi-transisi kondisi di dalam “clocked sequential

circuits” terjadi selama pulsa clock; flip-flop tetap pada “present state”-nya jika tidak

terjadi pulsa.

Gambar 5.9 State Diagram dari Counter Biner 3-bit

“Next state” suatu counter tergantung sepenuhnya pada “present state”-nya, dan transisi

kondisi terjadi setiap kali terjadi pulsa. Karena sifat ini, suatu counter sepenuhnya

ditentukan oleh daftar dari urutan hitungan (count sequence), yaitu urutan dari kondisi-

kondisi biner yang dilalui.

Urutan menghitung dari counter biner 3-bit diberikan dalam Tabel 5-3. Bilangan

berikutnya didalamnya urutan merupakan kondisi berikutnya (next state) yang dicapai

oleh rangkaian setelah penerapan pulsa menghitung (count pulse). Urutan menghitung

terulang setelah urutan tersebut mencapai harga terakhir, sehingga kondisi 000 adalah

kondisi berikutnya setelah 111.

“Count sequence” memberi semua informasi yang diperlukan untuk merancang

rangkaian. Kondisi berikutnya (next state) tidak perlu didaftar dalam kolom terpisah

sebab next state dapat dibaca dari bilangan berikutnya di dalam urutan.

92

Sistem Digital

Tabel 5.3 Tabel eksitasi untuk counter biner 3-bit

Count Sequence (Urutan Hitungan) Input-input Flip-flop

A2 A1 A0 TA2 TA1 TA0

0 0 0 0 0 1

0 0 1 0 1 1

0 1 0 0 0 1

0 1 1 1 1 1

1 0 0 0 0 1

1 0 1 0 1 1

1 1 0 0 0 1

1 1 1 1 1 1

Tabel 5-3 adalah tabel eksitasi untuk counter biner 3-bit. Ketiga flip-flop diberi

penandaan variabel A2, A1, A0. Counter-counter biner paling efisien dibuat dengan T

flip-flop.

Eksitasi flip-flop untuk input-input T didapatkan dari tabel eksitasi dari T flip-flop dan

dari inspeksi transisi kondisi dari hitungan yang diberikan (present state) ke kondisi

berikutnya (next state).

Sebagai ilustrasi, pelajarilah proses input flip-flop untuk baris 001. Present state di sini

adalah 001 dan next statenya adalah 010, yang mana adalah hitungan berikutnya di

dalam urutan. Dengan memperhatikan kedua hitungan ini, kita catat bahwa A2 tidak

berubah dari 0 ke 0; maka TA2 ditandai dengan 0 sebab flip-flop A2 harus tetap tidak

berubah jika terjadi pulsa clock. A1 berubah dari 0 ke 1; maka TA1 ditandai dengan 1

sebab flip-flop ini harus terkomplemen dalam pulsa clock berikutnya. Dengan cara

yang sama, A0 berubah dari 1 ke 0, menandakan bahwa FF harus terkomplemen; maka

TA0 ditandai dengan 1.

93

Sistem Digital

Gambar 5.10 Peta untuk counter biner 3-bit

Fungsi-fungsi input flip-flop dari tabel eksitasi disederhanakan dengan menggunakan

teori “Karnough Map” dalam peta pada Gb. 5.10. Fungsi-fungsi Boolean yang didaftar

pada masing-masing peta menentukan bagian rangkaian kombinasi (combinational

circuit) dari counter. Dengan memasukkan fungsi-fungsi ini dalam ketiga Flip-flop, kita

dapatkan diagram logika dari counter tersebut seperti ditunjukkan pada Gb. 5.11.

Gambar 5.11 Diagram logika dari counter biner 3-bit

Counter dengan n flip-flop mungkin mempunyai urutan biner kecil dari 2n bilangan.

Counter BCD (Binary Coded Decimal) menghitung urutan biner dari 0000 dari 1001

dan kembali ke 0000 untuk mengulangi urutan. Counter-counter yang lain mungkin

mengikuti urutan yang berubah-ubah yang mana mungkin tidak langsung seperti urutan

biner. Dalam kondisi yang bagaimanapun juga, prosedur merancangnya adalah sama.

Urutan hitungannya ditabulasikan dan tabel eksitasi diperoleh dengan membandingkan

“present count” dengan “next count” yang didaftar di bawahnya. Urutan menghitung

94

Sistem Digital

yang ditabulasikan selalu mengasumsikan hitungan yang diulang, sehingga next state

dari masukan yang terakhir adalah hitungan pertama yang didaftar.

Rangkaian counter digunakan sebagai rangkaian dasar untuk penghitung pulsa, periode,

waktu, frekuensi, mesin hitung dan lain-lain. Secara umum counter dapat digolongkan

menjadi 2 kelompok yaitu : counter sinkron dan counter Asinkron.

Yang telah dibahas di atas adalah counter sinkron.

5.4.1. ASYNCHRONOUS COUNTER

[Pencacah Asinkron]

Mengacu pada Gambar 5.12 (a), masing-masing FF mempunyai input-input J dan K

nya pada level 1, sehingga FF tersebut akan berubah kondisi (toggle) kapan saja jika

sinyal pada input CLK-nya bergerak dari Tinggi (High) ke rendah (Low). Deretan

pulsa clock diberikan hanya pada input CLK dari FF X0. Output X0 dihubungkan

pada input CLK dari FF X1 dan output X1 dihubungkan pada input CLK dari FF X2.

Bentuk gelombang pada Gambar 5.12 (b) menunjukkan bagaimana FF-FF tersebut

berubah kondisi sesaat pulsa clock diberikan. Hal-hal penting berikut harus dicatat :

1. FF X0 berubah kondisi (toggle) pada transisi ke-negatif (negative-going transition)

dari masing-masing input pulsa clock. Jadi, bentuk gelombang output X0

mempunyai frekuensi tepat ½ nya dari frekuensi pulsa clock.

2. FF X1 berubah kondisi setiap kali output X0 bergerak dari High to Low. Bentuk

gelombang X1 mempunyai frekuensi tepat sama dengan ½ dari frekuensi output X0

dan sehingga ¼ dari frekuensi clock.

3. FF X2 berubah kondisi setiap kali output X1 bergerak dari High to Low. Jadi,

bentuk gelombang X2 mempunyai ½ frekuensi dari X1 dan sehingga 1/8 dari

frekuensi clock.

Sebagaimana dideskripsikan di atas, masing-masing FF membagi frekuensi dari

inputnya dengan 2. Jadi, seandainya kita tambahkan FF yang ke empat pada rangkaian

95

Sistem Digital

tersebut, FF yang ke-4 tersebut akan mempunyai frekuensi 1/16 dari frekuensi clock;

dan seterusnya (menggunakan n FF akan menghasilkan frekuensi Output FF yang

terakhir sebesar 1/2n dari frekuensi input.

Selain sebagai pembagi frekuensi (frequency divider). Rangkaian pada Gb. 5.12 juga

beroperasi sebagai pencacah biner (binary counter). Ini dapat diperlihatkan dengan

menguji urutan kondisi FF setelah terjadinya pulsa clock.

Gambar 5.13 menunjukkan hasilnya di dalam bentul tabel. Dimisalkan nilai-nilai

X2X1X0 mewakili bilangan biner dimana X2 adalah posisi 22, X1 adalah posisi 21, dan

X0 adalah posisi 20. Delapan kondisi X2X1X0 yang pertama di dalam tabel dikenal

sebagai pencacah biner urut dari 000 sampai 111 (dalam desimal urut dari 0 sampai 7).

Dapat dilihat dari tabel pada Gb. 5.13 bahwa setelah pulsa yang ke-8 FF-FF tersebut

kembali ke kondisi 000, dan urutan biner mengulang sendiri untuk pulsa-pulsa

berikutnya.

Gambar 5.12 J-K FF dirangkai sebagai counter biner 3-bit (MOD-8).

96

Sistem Digital

Gambar 5.13 Urutan kondisi FF menunjukkan urutan hitungan biner

5.4.1.1. BILANGAN MOD

Counter pada 5.12 mempunyai 23 = 8 kondisi yang berbeda (000 sampai 111). Counter

tersebut dapat dinamakan sebagai counter MOD-8, dimana bilangan MOD menunjukkan

jumlah kondisi di dalam urutan hitungan. Jika FF yang ke-4 ditambahkan, urutan kondisi akan

menghitung di dalam biner dari 0000 sampai 1111, totalnya adalah 16 kondisi. Ini akan

dinamakan counter MOD-16.

Secara umum, jika N FF dihubungkan di dalam aturan pada Gb. 5.12, counter tersebut akan

mempunyai 2N kondisi yang berbeda, sehingga counter tersebut adalah counter MOD-2N.

Counter tersebut akan dapat menghitung naik sampai 2N-1 sebelum kembali ke kondisi nol-

nya.

Bilangan MOD pada counter juga menunjukkan pembagian frekuensi didapat dari FF yang

terakhir. Sebagai contoh, counter 4-bit mempunyai 4 FF, masing-masing FF mewakili satu

digit biner (binary digit/bit), sehingga ini adalah counter MOD-24 = MOD-16. Sehingga

97

Sistem Digital

counter tersebut dapat menghitung naik sampai 15 (= 24-1). Counter tersebut juga dapat

digunakan untuk membagi frekuensi pulsa input dengan faktor 16 (bilangan MOD-nya).

MOD Number tersebut dari suatu Counter dapat ditentukan dengan rumus :

MOD Number (maks) = 2N

N : Banyaknya FF yang dipakai untuk menyusun counter

Untuk mengetahui frekuensi output suatu counter digunakan rumus :

f 0=fi

Mod Number

f0 = Frekuensi output

fi = Frekuensi input

5.4.1.2. COUNTER ASINKRON DENGAN MOD TERTENTU

Untuk membuat suatu counter menghitung ke bilangan tertentu, maka diperlukan adanya

rangkaian tambahan yang berfungsi untuk mereset counter bila hitungan counter telah

mencapai angka yang diinginkan. Hal ini dapat dicapai dengan cara memanfaatkan fasilitas

pin RESET pada FF pembentuk Counter.INPUT OUTPUT

S R Qn+1

0 0 -

0 1 1

1 0 0

1 1 Qn

Qn : Output sebelum ada sinyal S/R

Qn+1 : Output setelah ada sinyal S/R

Gambar 5.14 (a) JK FF (Toggle) dengan pin Set, Reset

(b) Tabel Kebenaran

Untuk membuat Counter Mod-10 (Decade Counter), perlu dibuat suatu rangkaian pengendali

untuk mereset counter, bila hitungan counter mulai akan mencapai angka desimal 10.

98

Sistem Digital

(a)

QD QC QB QA DESIMAL

0 0 0 0 0

0 0 0 1 1

0 0 1 0 2

0 0 1 1 3

0 1 0 0 4

0 1 0 1 5

0 1 1 0 6

0 1 1 1 7

1 0 0 0 8

1 0 0 1 9

1 0 1 0 10

Pada saat counter mencapai hitungan desimal 10, maka output QD = 1, QC = 0, QB = 1, QA

= 0. Output ini digunakan sebagai input bagi rangkaian pengendali reset. Dengan keadaan

output seperti di atas, maka output pengendali akan menghasilkan logika 0. Output hitungan

desimal 10 hanya terjadi sesaat, karena adanya sinyal reset yang menyebabkan counter reset

ke kedudukan awal 0000. Dengan menggunakan persamaan logika didapatkan.

Y=QD QC QBQA

Realisasi rangkaian digital dari persamaan di atas dapat dilihat pada Gambar 5.15 (b)

(b)

(c)

99

Kondisi untuk reset

Sistem Digital

Gambar 5.15 (b) Pengendali Reset Decade Counter

(c) Asinkron Decade Counter

(d)

Gambar 5.16 Diagram Waktu Decade Counter

5.4.1.3. SELF STOPPING COUNTER

100

Sistem Digital

Self Stopping Counter (Penghitung yang berhenti sendiri) merupakan counter yang didesain

agar pada hitungan tertentu counter akan berhenti sendiri, dengan menampilkan data output

terakhir. Cara penghentian counter yang umum dipakai ialah dengan cara mengubah fungsi

JK FF, yang mendapatkan clock input, dari fungsi yang semula toggle (J = K = 1) menjadi

fungsi memory (J = K = 0). Contoh, counter yang berhenti menghitung bila desimal output

counter bernilai 10 (biner 1010).

Saat output counter QD = 1, QC = 0, QB = 0, maka output pengendali akan mengeluarkan

output rendah (0). Output ini dihubungkan pada kaki J dan K FF A, sehingga FF A berfungsi

sebagai memory, yaitu mempertahankan output sebelumnya, walaupun clock input berubah-

ubah. Dengan demikian otomatis counter berhenti menghitung.

(a)

QD QC QB QA DESIMAL

0 0 0 0 0

0 0 0 1 1

0 0 1 0 2

0 0 1 1 3

0 1 0 0 4

0 1 0 1 5

0 1 1 0 6

0 1 1 1 7

1 0 0 0 8

1 0 0 1 9

1 0 1 0 10

(b)

101

Kondisi untuk berhenti

Sistem Digital

Gambar 5.17 (a) Tabel Kebenaran (b) Rangkaian Self Stopping Counter

(c) Diagram Waktu

5.4.1.4. DOWN COUNTER

Down Counter merupakan counter yang urutan menghitungnya ke bawah, kebalikan dengan

UP Counter. Pada umumnya mula-mula output Down Counter diset pada harga

maksimumnya. Bila clock telah aktif, mak counter mulai menghitung ke bawah hingga ke

harga minimumnya, lalu recycle ke keadaan semula. Contoh, Down Counter Asinkron 3-bit.

(a)

102

Sistem Digital

JML CLOCK QC QB QA DESIMAL

0 1 1 1 7

1 1 1 0 6

2 1 0 1 5

3 1 0 0 4

4 0 1 1 3

5 0 1 0 2

6 0 0 1 1

7 0 0 0 0

8 1 1 1 7

Gambar 5.18 (a) Tabel Kebenaran Down Counter Asinkron 3-bit

(b) Down Counter Asinkron 3-bit

Gambar 5.18 (a) merupakan gambar rangkaian Down Counter Asinkron 3-bit yang disusun

dengan 3 buah JK Flip-flop yang masing-masing difungsikan sebagai TOGGLE, dengan input

clock aktif rendah (aktif saat terjadi transisi dari logika 1 ke 0). Dari gambar rangkaian terlihat

bahwa clock FF A diberi clock input. Sedangkan output inverter FF A (QA ) dihubungkan ke

clock input FF B. Dan output inverter FF B (QB ), dihubungkan ke clock input FF C. Output

yang diambil adalah QA, QB, QC. Untuk penesetan awal, biasanya output down counter diset

pada posisi maksimalnya, dengan cara mengaktifkan signal set m pada masing-masing FF.

Perubahan output QA terjadi saat clock input berubah dari tinggi (logika 1) ke rendah (logika

0). Sedangkan perubahan output QB terjadi saat QA berubah dari tinggi ke rendah, dan output

QC berubah saat QB berubah dari tinggi ke rendah.

(c)

103

Recycle

Sistem Digital

Gambar 5.19 Diagram Waktu Down Counter Asinkron 3-bit

5.4.1.5. UP/DOWN COUNTER

Up/Down Counter merupakan counter yang dapat diprogram untuk menghitung ke atas (UP)

atau ke bawah (DOWN). Pemilihan mode operasi ini di lakukan dengan cara memberikan

input 0 atau 1 pada input kontrol U/D . Contoh Up/Down counter asinkron 3-bit. Bila input

U/D diberi logika 0, maka counter akan bekerja sesuai Down Counter, dan menghitung ke

bawah. Bila input U /D diberi logika 1, maka counter akan bekerja sebagai Up Counter, dan

menghitung ke atas.

(a)

U/D COUNTER

1 Hitung ke atas

0 Hitung ke bawah

(b)

Gambar 5.20 Rangkaian dasar Up/Down Counter

(c)

104

QA

QB

QC

CLKIN

Sistem Digital

Gambar 5.21 (a) Tabel Kebenaran Up/Down Counter (b) Up/Corner

(b) Diagram Waktu

Ringkasan

105

Sistem Digital

Rangkaian kombinasional yang mempunyai memory elements ini dideskripsikan sebagai

“Logika Berurutan” (Sequential Logic). “Memory Elements” adalah perangkat yang mampu

menyimpan informasi biner di dalamnya.

Memory elements yang digunakan pada rangkaian sequential adalah “FLIP-FLOPS”.

Operasi dari FF NOR dapat diringkas sebagai berikut :

1. SET = 1, RESET = 0 selalu menghasilkan Q = 1, tanpa menghiraukan kondisi output FF

sebelumnya. Ini dinamakan menset FF ke kondisi 1 atau kondisi tinggi.

2. SET = 0, RESET = 1 selalu menghasilkan Q = 0, tanpa menghiraukan kondisi output FF

sebelumnya. Ini dinamakan me-reset FF/meng-clear FF ke kondisi 0 atau kondisi rendah.

3. SET = 0, RESET = 0 tidak mempengaruhi kondisi FF, yaitu tetap pada kondisi

sebelumnya. Ini adalah kondisi normal dari input FF.

4. SET = 1, RESET = 1 adalah kondisi yang tidak menentu & harus tidak digunakan.

Operasi dari FF NAND dapat diringkas sebagai berikut :

1. SET = 1, RESET = 1 tidak mempengaruhi output FF. Ini adalah kondisi normal.

2. Untuk men-set FF ke kondisi Q = 1 memerlukan SET = 0 sedangkan RESET = 1.

3. Untuk me-reset/meng-clear FF ke kondisi Q = 0 memerlukan RESET = 0 sedangkan SET

= 1.

4. Kondisi SET = 0, RESET = 0 adalah tidak menentu dan harus tidak digunakan

Tabel Karakteristik Flip-flop jenis RS, D, JK, dan T :

S R Q (t + 1) J K Q (t + 1)

0 0 Q (t) 0 0 Q (t)

0 1 0 0 1 0

1 0 1 1 0 1

1 1 ? 1 1 Q’(t)

(a) RS (b) JK

D Q (t + 1) T Q (t + 1)

0 0 0 Q (t)

106

Sistem Digital

1 1 1 Q’ (t)

(c) D (d) T

*** Tanda Tanya (?) menunjukkan kondisi berikutnya yang tidak menentu

(indeterminate next state)

Tabel Eksitasi Flip-flop jenis RS, D, JK, dan T :

Q (t) Q (t + 1) S R Q (t) Q (t + 1) S R

0 0 0 x 0 0 0 x

0 1 1 0 0 1 1 x

1 0 0 1 1 0 x 1

1 1 x 0 1 1 x 0

(a) RS (b) JK

Q (t) Q (t + 1) D Q (t) Q (t + 1) T

0 0 0 0 0 0

0 1 1 0 1 1

1 0 0 1 0 1

1 1 1 1 1 0

(c) D (d) T

Counter (Rangkaian Pencacah)

Rangkaian berurutan (Sequential Circuit) yang beroperasi melalui urutan kondisi

tertentu berdasarkan aplikasi dari pulsa-pulsa inputnya dinamakan “pencacah”

(counter).

Counter ada 2 (dua) jenis yaitu counter sinkron dan counter asinkron. Counter sinkron

bisa menggunakan semua jenis flip-flop. Dikatakan sinkron karena semua input pulsa

clock dari semua flip-flop-nya dikopel jadi satu dan dihubungkan ke clock pulse

generator, sehingga begitu ada pulsa clock maka semua flip-flop akan bekerja secara

107

Sistem Digital

serempak bersamaan (sinkron) untuk melakukan fungsinya sebagai rangkaian

penghitung. Sedangkan counter asinkron, yang hanya mendapat pulsa clock dari clock

generator hanya flip-flop yang bobotnya paling rendah. Flip-flop yang lebih tinggi di-

trigger dari output flip-flop yang bobotnya lebih rendah di bawahnya, jadi tidak

serempat (asinkron). Counter Asinkron hanya menggunakan flip-flop jenis JK.

Soal-Soal

1. Diketahui State Table suatu rangkaian sekuensial sbb:

108

Tabel Eksitasi JK FF

Sistem Digital

PresentState

Input

Next State

Output

A B X A B Y0 0 0 1 0 00 0 1 0 0 00 1 0 1 1 1

0 1 1 0 1 01 0 0 0 0 11 0 1 1 1 01 1 0 0 1 11 1 1 0 0 0

a. Gambarkan State Diagram-nyab. Rancanglah rangkaian sekuensial tersebut dengan menggunakan JK Flip-flop

2. Dari diagram kondisi (State Diagram) suatu counter sinkron di bawah ini, susunlah :

a. Tabel Eksitasi counter dengan D flip-flopb. Ekspresi/ fungsi logikanya (Gunakan Karnough Map)c. Rangkaian digital sekuensial (untuk counter sinkron tersebut)

109

000

001010

101

100110

111

011

Sistem Digital

3. Rancanglah suatu counter sinkron yang menghasilkan urutan biner sebagai berikut :

0, 4, 3, 2, 1 dan mengulang (recycle).

Gunakan JK flip-flop ?

4. Rancanglah Asynchronous (Ripple) counter yang mempunyai urutan biner sbb. :

0, 1, 2, 3, 4, 5, 6 dan mengulang (recycle)

MOD berapakah counter tersebut ?Tunjukkan dengan bentuk gelombang, bagaimana flip-flop tersebut berubah kondisi setelah deretan pulsa clock diberikan ?Berapa frekuensi pada output flip-flop yang terakhir, jika frekuensi input sinyal clock adalah 42 MHz ?

5. Rancanglah “Self Stopping Counter” yang mempunyai urutan biner sebagai berikut :

0, 1, 2, 3, 4, 5, 6 dan berhenti.

Tunjukkan dengan bentuk gelombang, bagaimana counter tersebut beroperasi setelah input pulsa clock diberikan ?

110

Sistem Digital

DAFTAR PUSTAKA

A. Hodges, David, G. Jackson, Horace, dan H. Nasution, Sofyan, 1987, Analisis Dan Desain

Rangkaian Terpadu Digital, Penerbit Erlangga, Jakarta.

C. Lee, Samuel, dan Sutisno, 1994, Rangkaian Digital dan Rancangan Logika, Penerbit

Erlangga, Jakarta.

Mano, M. Morris, 1984, Digital Design, Prentice-Hall, Inc., Englewood Cliffs, New Jersey.

111

Sistem Digital

Bibliografi PenulisLilik Eko Nuryanto, B.Eng, M.Kom lahir di Kudus tanggal 6 April

1962. Menamatkan SD Bopkri Pati tahun 1975, SMP Ksatria Pati

lulus tahun 1979, SMA Negeri 1 Pati tahun 1982, Diploma 3

Politeknik Undip tahun 1985. Setelah lulus dari Politeknik Undip

Semarang mendapat beasiswa dari World Bank untuk melanjutkan

pendidikan di Huddersfield Polytechnic (sekarang: University of

Huddersfield – England) lulus tahun 1989.

Kemudian pada tahun 2002 melanjutkan pendidikan S2 di Universitas Dian Nuswantoro

Semarang Program Studi Teknik Informatika Komputer, lulus tahun 2004.

Sebagai dosen mata kuliah Sistem Digital pada Universitas Dian Nuswantoro Semarang

Fakultas Ilmu Komputer (FIK) Program Studi Teknik Informatika (TI) S1 mulai tahun 2000

sampai dengan sekarang.

112