BAB 7FLIP-FLOP

Rangkaian logika dapat dikelompokkan menjadi 2, yakni: rangkaian logika

gabungan dengan menggunakan gerbang AND, OR, dan NOT. Kedua rangkaian

logika sekuensial yang meliputi memori dan pewaktu.

Rangkaian dasar logika sekuensial berupa flip-flop. Flip-flop ada beberapa

jenis, yang dapat dihubungkan menjadi pencacah, register, dan memori.

7.1. FLIP-FLOP R-S

Simbol logika flip-flop R-S adalah tampak pada gambar 7.1.

Gambar 7.1 Simbol logika suatu flip-flop R-S

Flip-flop memiliki dua masukan yang diberi nama R (reset) dan S (set), dan dua

keluaran diberi simbol Q sebagai keluaran normal, dan simbol sebagai komplemen

Q.

Tabel 7.1. Tabel kebenaran Flip-flop R-S adalah:

Mode operasiMasukan Keluaran

Keterangan S R Q

Larangan 0 0 1 1 Jangan digunakan

Set 0 1 1 0 Menset Q = 1

Reset 1 0 0 1 Menset Q = 0

Tetap (menyimpan) 1 1 Q Bergantung pada keadaan

sebelumnya

NUR Eldig 2005 36

Perhatkan bahwa flip-flop aktif diperlukan masukan nol, yaitu bila akan preset atau

menset Q = 1, maka S = 0, begitu juga bila akan mereset atau menset Q = 0, maka R

= 0.

Flip-flop R-S dapat dibuat dari gerbang logika:

Gambar 7.2 Flip-flop R-S yang dibuat dari gerbang NAND

Untuk mengetahui perilaku R-S FF tersebut maka dilakukan pengecekan sinyal: misal

S = 1, not Q = 1, maka Q = 0, misal R = 1, maka not Q = 1, maka Q = 0. Ternyata

dari permisalan ini diperoleh konsistensi, bahwa jika S = 1, R = 1, maka output sama

dengan sebelumnya. Mode operasi lain dapat dilakukan pengujian dengan cara yang

sama.

Diagram waktu flip-flop R-S adalah sebagai berikut:

Gambar 7.3. Diagram waktu bentuk gelombang untuk flip-flop R-S

7.2. S-R FLIP-FLOP berdetak

Pada Flip S-R berdetak ini sama dengan flip-flop S-R hanya saja proses sinyal

diatur oleh detak. Perubahan input akan diikuti perubahan output jika ada detak

masuk.

Lambang :

NUR Eldig 2005 37

Gambar 7.4 (a) S-R flip-flop berdetak, (b) S-R flip-flop berdetak komersial

Flip-flop berdetak tersebut dirangkai dari gerbang NAND:

Gambar 7.5

Tabel kebenaran FF S-R berdetak

Mode operasi

INPUT OUTPUT

CLK S R Q notQ Efek pada Q

Tetap 0 0 Tanpa perubahan

Reset 0 1 0 1 Diulang atau dihapus

Set 1 0 1 0 Diatur ke 1

Larangan 1 1 1 1 Dilarang menggunakan

Piperhatikan bahwa ada perbedaan antara mode operasi S-R FF berdetak dengan S-R

FF sebelumnya. Perbedaan terjadi karena penambahan gerbang NAND di depan.

Mode operasi dan kaitannya hubungan input output S-R flip-flop bergantung pada

rangkaian penyusunnya, yang jelas memiliki mode operasi yang sama.

Pulsa detak berfungsi sebagai perintah memproses masukan. Tanpa pulsa

detak masukan tidak akan diproses. Tangga pan flip-flop terhadap pulsa detak ada

dua jenis yaitu sisi naik aktif dan sisi turun aktif. Sisi naik aktif artinya tepat pada

NUR Eldig 2005 38

pulsa detak berubah dari 0 ke 1, proses dilakukan, sebalikanya sisi turun aktif : proses

dilaksanakan ketika detak berubah 1 ke 0. Sisi naik aktif pada symbol clk tidak ada

bulatan, sedang untuk sisi turun aktif symbol clk diberi bulatan.

S-R FF komersial dilengkapi preset (Ps) dan clear (Clr). Preset menset Q = 1

tanpa memperhatikan clock, dan Clr menset Q = 0 tanpa memperhatikan clk. Perlu

diperhatikan bahwa jika symbol Ps dan Clr diberi bulatan berarti aktif jika bernilai 0.

7.3 D-Flip-flop

Huruf D pada D flip-flop berarti delay artinya tunda/menunda, yaitu sesuai

fungsinya menunda sinyal.

Gambar 7.6 Simbol D flip-flop yang dibuat dari S-R flip-flop

Tabel kebenaran

Mode Operasi INPUT OUTPUT

PS CLR CLK D Q notQ

Asyinchronous set 0 1 X X 1 0

Asyinchronous reset 1 0 X X 0 1

Prohibited/larangan 0 0 X X 1 1

Set (synchronous set) 1 1 1 1 0

Reset (synchronous reset) 1 1 0 0 1

Mode operasi asinkron berarti operasi tanpa mempedulikan detak/clk.

Perhatikan bahwa PS dan Clr pada gambar terdapat tanda bulatan, ini berarti rendah

NUR Eldig 2005 39

aktif, jadi mode set diperoleh dengan PS = 0 (tentu Clr = 1, yang berarti tidak aktif),

begitu juga sebaliknya mode reset.

Synchronous set (set sinkron) diperoleh ketika D = 1, synchronous reset

diperoleh ketika D = 0. Apa arti mode ini, seolah-olah tanpa proses, masuk satu,

keluar satu, masuk nol kekuar nol. Proses akan berlansung setelah terjadi pulsa

perintah yaitu clk (sisi naik). Jadi D flip-fliop ini berfungsi sebagai penunda

pulsa/sinyal. Penundaan menunggu perintah clk.

Mode larangan artinya jangan digunakan, hal ini terjadi karena dua perintah

yang sama kuat dengan tujuan berlawanan. PS menghendaki Q = 1, sedang Clr

menghendaki Q = 0, akhirnya keluaran Q = 1, bukan Q = 1, suatu yang tidak diterima

logika.

7.4 Flip-flop J-K

Flip-flop J-K merupakan flip-flop universal, digunakan paling luas karena

memiliki sifat dari semua jenis flip-flop.

Gambar 7.7 Lambang flip-flop J-K komersial

Mode operasiINPUT OUTPUT

Asinkron SinkronSet Clr Clk J K Q notQ

Asynchronous set 0 1 x x x 1 0Asynchronous reset 1 0 x x x 0 1Prohibited 0 0 x x x 1 1Hold 1 1 0 0 Tak berubahReset 1 1 0 1 0 1Set 1 1 1 0 1 0Toggle 1 1 1 1 Posisi terbalik

Tabel kebenaran flip-flop J-K

NUR Eldig 2005 40

Mode asinkron merupakan prioritas, artinya jika set atau clr diaktifkan (bernilai 0),

maka input sinkron tidak relevan, output mengikuti perintah asinkron. Set artinya

menset Q = 1, dan reset artinya menset Q = 0. Hold berarti tetap/tidak berubah, yang

berarti menyimpan/memori. Mode operasi yang tidak ada pada flip-flop lainnya

adalah toggle, yang berarti keadaan output berubah 0 kemudian 1;0 ; 1;. . .berganti-

ganti setiap datang pulsa detak.

Flip-flop J-K digunakan secara luas dalam banyak rangkaian digital,

diantaranya digunakan sebagai pencacah (Counter). Pencacah ini dijumpai hamper

setiap system digital.

7.5 Kancing/Latch

Perhatikan diagram blok dari system digital pada gambar 7. 7.

Gambar 7.7 Sistem digital tanpa latch

Bila salah satu tobol pada papan ketik ditekan misalkan angka 6, maka

pengkode mengubah angka decimal ke kode tertentu (misal BCD), oleh decoder kode

tersebut diterjemah kembali ke angka decimal, ditampilkan pada seven segment

sebagai 6. Namun jika tekanan jari dilepaskan maka angka tersebut segera hilang,

yang berarti data hilang. Untuk mengatasi hal tersebut maka perlu penyimpan

sementara data atau pengancing data yang disebut latch.

NUR Eldig 2005 41

Gambar 7.8 Sisitem digital dilengkapi latch

Latch berfungsi menahan data, sehingga walaupun jari telah lepas menekan papan

ketik tampilan tetap menunjukkan angka yang ditekan sebelumnya. Angka tersebut

akan berganti angka baru jika papan ketik ditekan angka lain. Angka/data pertama

hilang. Pada pembahasan selanjutnya akan ditunjukkan cara menyimpan data yang

banyak dalam suatu register geser.

7.6 Pemicu Flip-flop

Flip flop yang dilengkapi detak, memerlukan pulsa detak dalam mode operasi

sinkron. Berdasarkan terpicunya flip-flop dapat dikelompokkan menjadi dua:

1. Flip-flop terpicu sisi positif

2. Flip-flop terpicu sisi negatif

Flip-flop terpicu positif pada Clk tidak ada tanda bulatan. Clk aktif ketika sisi clock

naik. Flip-flop terpicu negative pada Clk terdapat tanda bulatan, aktif ketika sisi clock

turun.

NUR Eldig 2005 42