BAB IDESAIN RANGKAIAN DENGAN SCHEMATIC

Peralatan:Software Xilinx ISE 9.2i

Percobaan 11. Bukalah Xilinx ISE 9.2i dengan cara membuka STARTXilinx ISE 9.2iProject Navigator.

2. Untuk membuat project baru pilih FileNew Project..

3. Pada halaman New Project Wizard, isilah Project Name dengan sche_and dan pilih Top level source type dengan schematic. Pilih project location sesuai selera. Kemudian tekan tombil next.

4. Setting New Project Wizard – Device Properties seperti gambar dibawah ini kemudian tekan tombol next.

5. Akan muncul windows New Project Wizard – Create New Source. Pilih tombol new Source.

6. Pada window New Source Wizard – Select Source Type pilih schematic dan tulis file name sche_and. Kelmudian tekan tombol next.

7. Tekan tombol finish.8. Tekan yes jika ada pertanyaan membuat folder sche_and

9. Maka akan muncul kembali window create new source. Tekan tombol next.

10. Klik next pada window add existing source. Ini digunakan untuk menggunakan file yang telah dibuat. Jika membuat file dari baru, cukup klik next

11. Tekan tombol finish.

12. Maka akan muncul file window seperti berikut

13. Pilih tab sche_and.sch untuk menggambar desain.

14. Untuk menambah komponen, pilih symbol pada source kemudian arahkan kursor pada lembar tempat menggambar schematic. Klik kiri mouse pada lembar schematic.

15. Untuk memilih komponen bisa juga dengan pilih menu Add symbol atau dengan cara menekan tombol add symbol pada tools toolbar. Symbol yang keluar akan sesuai dengan pilihan pada source Symbol.

16. Untuk membuat kabel / wire dengan cara menekan tombol . Buatlah wire seperti gambar di bawah ini.

17. Klik pada tombol Add I/O Marker. Pada Option Processes, pilih add an input marker.

18. Kemudian klik mouse pada wire.

19. Klik pada tombol Add I/O Marker. Pada Option Processes, pilih add an output marker

20. Kemudian klik mouse pada wire.

21. Double klik pada input pertama. Beri nama Net input pertama dengan A. Kemudian klik tombol Ok.

22. Double klik pada input kedua. Beri nama Net input Kedua dengan B. Kemudian klik tombol Ok.23. Double klik pada output. Beri nama Net output dengan C. Kemudian klik tombol Ok.

24. Simpan schematic dengan memilih menu File save, atau dengan memilih icon save pada toolbar.

25. Tekan tombol check schematic. Jika tidak ada kesalahan maka akan muncul pesan No error or warning is detected

26. Double Klik pada Synthesize – XSt pada Processes.

Jika tidak terdapat error maka akan muncul Process "Synthesize" completed successfully.

27. Pada Source pilih Behavioural Simulation. Pada sche_and klik kanan dan pilih new Source.

28. Muncul window New Source Wizard. Pilih Test Bench WaveForm. File name diisi dengan and_tb. Klik Tombol Next.

29. Pada Associated Source, tekan tombol Next.30. Kemudian Tekan tombol finish pada summary.31. Pada Clock information pilih Combinational (or Internal clock). Dan pada Global Signals

GSR(FPGA) tidak di centang. Setting seperti gambar di bawah ini. Kemudian klik finish.

32. Maka akan muncul tampilan seperti berikut.

33. Klik kanan pada waveform A. Pilih set Value.

34. Pilih Pattern Wizard pada window set Value

35. Setting Pattern Type sebagai Pulse. Setting seperti pada gambar di bawah ini. Kemudian klik Ok.

36. Sedang pada B di setting seperti pada gambar dibawah ini.

37. Maka Waveform akan menjadi seperti berikut ini:.

38. Simpan waveform add_tb.39. Pada ProcessesXilinx ISE Simulator Simulator Behaviour Model, klik kanan dan pilih RUN.

Maka akan muncul hasil simulator Waveform.

40. Bandingkan hasil waveform dengan tabel kebenaran dari AND.A B C0 0 00 1 01 0 01 1 1

41. Kembali lagi pada SourcesSynthesis/Implementation. Pada Implement design, klik kanan dan pilih RUN.

42. Sekarang kita bisa mendapatkan hasil laporan dari implement design. Hasil laporan dapat dilihat pada root Implement design. Keterangan:a. Translation Report berisi masalah-masalah yang dijumpai selama proses netlist ke format

internal.Release 9.2i ngdbuild J.36Copyright (c) 1995-2007 Xilinx, Inc. All rights reserved.

Command Line: C:\Xilinx92i\bin\nt\ngdbuild.exe -ise E:/AJAR/prakt. elka digitallanjut/project/sche_and/sche_and.ise -intstyle ise -dd _ngo -nt timestamp -i -pxc3s700a-fg484-4 sche_and.ngc sche_and.ngd

Reading NGO file "E:/AJAR/prakt. elka digitallanjut/project/sche_and/sche_and.ngc" ...

Checking timing specifications ...

Checking Partitions ...Checking expanded design ...

Partition Implementation Status-------------------------------

No Partitions were found in this design.

-------------------------------

NGDBUILD Design Results Summary: Number of errors: 0 Number of warnings: 0

Total memory usage is 91584 kilobytes

Writing NGD file "sche_and.ngd" ...

Writing NGDBUILD log file "sche_and.bld"...

b. Map Report berisi informasi jenis optimasi yang dilakukan pada netlist.Design Summary--------------Number of errors: 0Number of warnings: 2Logic Utilization: Number of 4 input LUTs: 1 out of 11,776 1%Logic Distribution: Number of occupied Slices: 1 out of 5,888 1% Number of Slices containing only related logic: 1 out of 1 100% Number of Slices containing unrelated logic: 0 out of 1 0% *See NOTES below for an explanation of the effects of unrelated logicTotal Number of 4 input LUTs: 1 out of 11,776 1% Number of bonded IOBs: 3 out of 372 1%

Total equivalent gate count for design: 6Additional JTAG gate count for IOBs: 144Peak Memory Usage: 195 MBTotal REAL time to MAP completion: 3 secs Total CPU time to MAP completion: 2 secs

c. Place & Route Report berisi ringkasan pemakaian piranti FPGA.Design Summary Report:

Number of External IOBs 3 out of 372 1%

Number of External Input IOBs 2

Number of External Input IBUFs 2

Number of External Output IOBs 1

Number of External Output IOBs 1

Number of External Bidir IOBs 0

Number of Slices 1 out of 5888 1% Number of SLICEMs 0 out of 2944 0%

Overall effort level (-ol): Standard Placer effort level (-pl): High Placer cost table entry (-t): 1Router effort level (-rl): Standard

d. Pad Report berisi informasi terminal I/O FPGA yang digunakan. Caranya adalah double klik pada Pad report untuk membacanya.

e. Asyncrhonous delay report berisikan informasi tundaan rambatan (propaganda delay) sinyal-sinyal yang terlibat.

Mon Sep 10 00:03:47 2012

File: sche_and.dly

The 20 worst nets by delay are:+-----------------+-----------+| Max Delay | Netname |+-----------------+-----------+ 0.645 B_IBUF 0.476 A_IBUF 0.313 C_OBUF---------------------------------

------------------------------------------------------------------------------- Net Delays-------------------------------------------------------------------------------

A_IBUF A.I 0.476 C_OBUF.G2

B_IBUF B.I 0.645 C_OBUF.G1

C_OBUF C_OBUF.Y 0.313 C.O1

43. Pada Generate Programming file, klik kanan dan pilih RUN.

44. Kita dapat melihat hasil generate schematic ke dalam bahasa VHD. Dengan cara pada Libraries pilih sche_and_synthesis.vhd.

library IEEE;use IEEE.STD_LOGIC_1164.ALL;library UNISIM;use UNISIM.VCOMPONENTS.ALL;use UNISIM.VPKG.ALL;

entity sche_and is port ( A : in STD_LOGIC := 'X'; B : in STD_LOGIC := 'X'; C : out STD_LOGIC );end sche_and;

architecture Structure of sche_and is signal A_IBUF_0 : STD_LOGIC; signal B_IBUF_1 : STD_LOGIC; signal C_OBUF_2 : STD_LOGIC; signal N4 : STD_LOGIC; signal N5 : STD_LOGIC; begin XLXI_2 : AND2 port map ( I0 => B_IBUF_1, I1 => A_IBUF_0, O => C_OBUF_2 ); A_IBUF : IBUF port map ( I => A, O => A_IBUF_0 ); B_IBUF : IBUF port map ( I => B, O => B_IBUF_1 ); C_OBUF : OBUF port map ( I => C_OBUF_2, O => C ); XST_GND : GND

port map ( G => N4 ); XST_VCC : VCC port map ( P => N5 );

end Structure;

Percobaan 2Buatlah rangkaian komparator 1 bit berikut ini dengan menggunakan schematic. Percobaan menggunakan cara yang sama dengan percobaan 1

Tabel kebenaranINPUT OUTPUT

A B CA>B

DA=B

EA<B

0 0 0 1 00 1 1 0 01 0 0 0 11 1 0 1 0

TUGAS (PRETEST MINGGU DEPAN)Buatlah rangkaian komparator 2 bit(A>B, A=B, dan A<B)!!