TUGAS DASAR TEKNIK DIGITAL

FLIP - FLOP

D

I

S

U

S

U

N

OLEH

MUHAMMAD KENNEDY (120402057)

LIPI JUNANDA SINAGA (120402060)

SAHRUL LESMANA BAKTI (120402110)

M. P. AR RASYID (120402120)

DEPARTEMEN TEKNIK ELEKTRO

FAKULTAS TEKNIK

UNIVERSITAS SUMATERA UTARA

MEDAN

2014

A. Flip – Flop RS

Flip-flop RS atau SR (Set-Reset) merupakan dasar dari flip-flop jenis

lain.Flip-flop ini mempunyai 2 masukan: satu disebut S (SET) yang dipakai

untuk menyetel (membuat keluaran flip-flop berkeadaan 1) dan yang lain

disebut R (RESET) yang dipakai untuk me-reset (membuat keluaran

berkeadaan 0). RS flip-flop ini dapat dibangun dari sepasang NAND atau

gerbang logika NOR yang dirangkai saling menyilang. Outputnya ditandai

dengan Q. Konsep RS Flip-Flop :

1. R dan S keduanya rendah berarti keluaran Q tetap berada pada keadaan

terakhirnya secara tak terbatas akibat adanya aksi penggrendelan

internal.

2. Masukan S yang tinggi mengeset keluaran Q ke 1, kecuali jika

keluaran ini memang telah berada pada keadaan tinggi. Dalam hal ini

keluaran tidak berubah, walaupun masukan S kembali ke keadaan

rendah.

3. Masukan R yang tinggi mereset keluaran Q ke 0, kecuali jika keluaran

ini memang telah rendah. Keluaran Q selanjutnya tetap pada keadaan

rendah, walaupun masukan R kembali ke keadaan rendah.

4. Memberikan R dan S keduanya tinggi pada saat yang sama adalah

terlarang karena merupakan pertentangan.

Gambar 1. Rangkaian Flip – Flop RS dengan CP menggunakan

Gerbang NAND

Tabel 1. Tabel Kebenaran Flip – Flop RS dengan CP menggunakan

Gerbang NAND

Gambar 2. Rangkaian Flip – Flop RS tanpa CP menggunakan Gerbang

NAND

Tabel 2. Tabel Kebenaran Flip – Flop RS dengan CP menggunakan

Gerbang NAND

B. Flip – Flop D

Flip – flop ini mempunyai hanya satu masukan, yaitu D. Keluaran flip – flop d

akan mengikuti apapun keadaan D pada saat penabuh aktif, yaitu Q+ = D.

Perubahan itu terjadi hanya apabila sinyal penabuh dibuat berlogika 1 (CP=1)

dan tentunya akan terjadi sesudah selang waktu tertentu, yaitu selama tundaan

waktu pada flip – flop itu. Bila masukan D berubah selagi CP = 0, maka Q

tidak akan terpengaruh. Keadaan Q selama CP = 0 adalah keadaan masukan D

tepat sebelum CP berubah menjadi 0. Dikatakan keadaan keluaran Q dipalang

(latched) pada keadaan D saat perubahan CP dari aktif ke tak aktif.

Gambar 3. Rangkaian Flip – Flop D

Tabel 3. Tabel Kebenaran Flip – Flop D