M E M O R YMemori merupakan bagian dari komputer yang berfungsi sebagai tempat penyimpanan informasi yang harus diatur dan dijaga sebaik-baiknya. Sebagian besar komputer memiliki hirarki memori yang terdiri atas tiga level, yaitu:

Register di CPU, berada di level teratas. Informasi yang berada di register dapat diakses dalam satu clock cycle CPU.

Primary Memory (executable memory), berada di level tengah. Contohnya, RAM. Primary Memory diukur dengan satu byte dalam satu waktu, secara relatif dapat diakses dengan cepat, dan bersifat volatile (informasi bisa hilang ketika komputer dimatikan). CPU mengakses memori ini dengan instruksi single load dan store dalam beberapa clock cycle.

Secondary Memory, berada di level bawah. Contohnya, disk atau tape. Secondary Memory diukur sebagai kumpulan dari bytes (block of bytes), waktu aksesnya lambat, dan bersifat non-volatile (informasi tetap tersimpan ketika komputer dimatikan). Memori ini diterapkan di storage device, jadi akses meliputi aksi oleh driver dan physical device.

Gambar Hirarki Memori

Komputer yang lebih canggih memiliki level yang lebih banyak pada sistem hirarki memorinya, yaitu cache memory dan bentuk lain dari secondary memory seperti rotating magnetic memory, optical memory, dan sequntially access memory. Akan tetapi, masing-masing level ini hanya sebuah penyempurnaan salah satu dari tiga level dasar yang telah dijelaskan sebelumnya.

Bagian dari sistem operasi yang mengatur hirarki memori disebut dengan memory manager. Di era multiprogramming ini, memory manager digunakan untuk mencegah satu proses dari penulisan dan pembacaan oleh proses lain yang dilokasikan di primary memory, mengatur swapping antara memori utama dan disk ketika memori utama terlalu kecil untuk memegang semua proses.

Tujuan dari manajemen ini adalah untuk: Meningkatkan utilitas CPU Data dan instruksi dapat diakses dengan cepat oleh CPU Efisiensi dalam pemakaian memori yang terbatas Transfer dari/ke memori utama ke/dari CPU dapat lebih efisien Arti istilah Main memory dianggap berkaitan erat dengan pengertian berikut

ERROR CORRECTION

Koreksi error dapat dibedakan menjadi dua metode, yaitu :

1. Retransmissiona. Stop and Wait ARQ(Automatic Repeat Request)b. Continuous ARQ 2. Forward Error Corectiona. Bose-Chaudhuri Algoritmb. Hagelbarger Algoritmc. Hamming Algoritm

1. RetransmissionMetode koreksi erros yang paling sederhana, paling efektif, tidak mahal, dan yang palingumum digunakan adalah metode retransmission. Dengan metode ini reciver yang mendeteksisebuah error sederhana dapat meminta sender untuk mentransmisi ulang message sampai messageyang diterime receiver tanpa error. Ini sering disebut Automatic Repeat request (ARQ). Ada duatype ARQ yaitu : Stop and Wait ARQ dan Continuous ARQ.

A. Stop and Wait ARQDengan metode stop and wait ARQ sender menghentikan dan menunggu respon dari receiver setelah mengirimkan message atau paket data. Setelah menerima paket data receiver mengirimkan acknowledgemen (ACK). Jika message yang diterima tanpa error atau receiver mengirimkan negataive acknowledgemen (NAK) jika message yang diterima mengandung error. Jika yang dikirimkan adalah NAK, sender mengirim ulang data sebelumnya.

B. Continuous ARQDengan continous ARQ sender tidak menunggu acknowledgement setelah mengirimkan message dan langsung mengirimkan message yang berikutnya. Ketika message sedang ditrasmisikan sender menganalisa arus datangnya acknowledgement. Jika yang diterima adalah NAk sender mengirim ulang message yang dibutuhkan. Paket data yang ditransmisikan tersebut kemungkinan hanya mengandung satu error.  

2. Forward Error CorrectionForward Error Correction menggunakan kode-kode yang mengandung redundant yangcukup untuk mengatasi error-error dengan mendeteksi dan mengoreksi error tersebut pada akhirpengiriman message tanpa transmisi ulang dari message asli. Terdapat 3 algoritma koreksi erroryang digunakan dalam metode forward error correction, yaitu :

Algoritma Bose – ChaudhuriAlgoritma Bose –Chaudhuri menggunakan 10 bit check untuk setiap 21 bit data danmampu menkoreksi semua error bit ganda dan mendeteksi sampai 4 bit error yang berurutan.2. Algoritma HagelbargerAlgoritma Hagelbalger dapat mengkoreksi samapi 6 bit error yang berurutan jika groupdari bit error diikuti sedikitnya 19 valid bit data, sebelum bit error yang lebih banyak terjadi3. Algoritma Hamming CodeAlgoritma Hamming mempunyai 7 bentuk bit, yang mampu menkoreksi error single bitpada setiap karakter.

CASE MEMORY

PENGERTIAN CACHE MEMORY

Cache memory adalah memory berukuran kecil berkecepatan tinggi yang berfungsi untuk menyimpan sementara instruksi dan/atau data (informasi) yang diperlukan oleh prosesor. Boleh dikatakan bahwa cache memory ini adalah memory internal prosesor. Cache memory ini berbasis SRAM yang secara fisik berukuran kecil dan kapasitas tampung datanya juga kecil atau sedikit. Pada saat ini, cache memory ada 3 jenis, yaitu L1 cache, L2 cache, dan L3 cache.

Letak cache memory L1 cache terintegrasi dengan chip prosesor, artinya letak L1 cache

sudah menyatu dengan chip prosesor (berada di dalam keping prosesor). Sedangkan letak L2 cache, ada yang menyatu dengan chip prosesor, ada pula yang terletak di luar chip prosesor, yaitu di motherboard dekat dengan posisi dudukan prosesor. Pada era prosesor intel 80486 atau sebelumnya, letak L2 cache kebanyakan berada di luar chip prosesor. Chip cache terpisah dari prosesor, berdiri mandiri dekat chip prosesor. Sejak era prosesor Intel Pentium, letak L2 cache ini sudah terintegrasi dengan chip prosesor (menyatu dengan keping prosesor). Posisi L2 cache selalu terletak antara L1 cache dengan memori utama (RAM). Sedangkan L3 cache belum diimplementasikan secara umum pada semua jenis prosesor. Hanya prosesor-prosesor tertentu yang memiliki L3 cache.

Cache memory yang letaknya terpisah dengan prosesor disebut cache memory non integrated atau diskrit (diskrit artinya putus atau terpisah). Cache memory yang letaknya menyatu dengan prosesor disebut cache memory integrated, on-chip, atau on-die (integrated artinya bersatu/menyatu/ tergabung, on-chip artinya ada pada chip).

L1 cache (Level 1 cache) disebut pula dengan istilah primary cache, first cache, atau level one cache. L2 cache disebut dengan istilah secondary cache, second level cache, atau level two cache.

Kecepatan cache memory Transfer data dari L1 cache ke prosesor terjadi paling

cepat dibandingkan L2 cache maupun L3 cache (bila ada). Kecepatannya mendekati kecepatan register. L1 cache ini dikunci pada kecepatan yang sama pada prosesor. Secara fisik L1 cache tidak bisa dilihat dengan mata telanjang. L1 cache adalah lokasi pertama yang diakses oleh prosesor ketika mencari pasokan data. Kapasitas simpan datanya paling kecil, antara puluhan hingga ribuan byte tergantung jenis prosesor. Pada beberapa jenis prosesor pentium kapasitasnya 16 KB yang terbagi menjadi dua bagian, yaitu 8 KB untuk menyimpan instruksi, dan 8 KB untuk menyimpan data.

Transfer data tercepat kedua setelah L1 cache adalah L2 cache. Prosesor dapat mengambil data dari cache L2 yang terintegrasi (on-chip) lebih cepat dari pada cache L2 yang tidak terintegrasi. Kapasitas simpan datanya lebih besar dibandingkan L1 cache, antara ratusan ribu byte hingga jutaan byte, ada yang 128 KB, 256 KB, 512 KB, 1 MB, 2 MB, bahkan 8 MB, tergantung jenis prosesornya. Kapasitas simpan data untuk L3 cache lebih besar lagi, bisa ratusan juta byte (ratusan mega byte).

Prioritas penyimpanan dan pengambilan data Dalam mekanisme kerjanya, data yang akan

diproses oleh prosesor, pertama kali dicari di L1 cache, bila tidak ada maka akan diambil dari L2 cache, kemudian dicari di L3 cache (bila ada). Jika tetap tidak ada, maka akan dicari di memori utama. Pengambilan data di L2 cache hanya dilakukan bila di L1 cahe tidak ada.

Lebih jelasnya proses baca tulis data yang dilakukan oleh prosesor ke memori utama dapat dijelaskan sebagai berikut:

Ketika data dibaca/ditulis di memori utama (RAM) oleh prosesor, salinan data beserta address-nya (yang diambil/ditulis di memori utama) disimpan juga di cache. Sewaktu prosesor memerlukan kembali data tersebut, prosesor akan mencari ke cache, tidak perlu lagi mencari di memori utama.

Jika isi cache penuh, data yang paling lama akan dibuang dan digantikan oleh data yang baru diproses oleh prosesor. Proses ini dapat menghemat waktu dalam proses mengakses data yang sama, dibandingkan jika prosesor berulang-ulang harus mencari data ke memori utama.

Secara logika, kapasitas cache memory yang lebih besar dapat membantu memperbaiki kinerja prosesor, setidak-tidaknya mempersingkat waktu yang diperlukan dalam proses mengakses data.

JUMLAH CACHE

Pada saat diperkenalkan untuk pertama kalinya, suatu sistem memiliki cache tunggal. Saat ini, penggunaan cache dalam jumlah banyak telah menjadi hal yang umum. Dua aspek masalah rancangan ini berkenaan dengan jumlah tingkatan dan penggunaan unified cache dan split cache.

Unified Cache dan Split Cache Pada kemunculan on-chip cache untuk pertama kalinya, banyak

yang memakai cache tunggal untuk menyimpan referensi-referensi baik untuk data maupun instruksi-instruksi. Setelah itu menjadi umum untuk memecah cache menjadi dua: sebuah untuk keperluan instruksi dan sebuah untuk kepentingan data.

Terdapat beberapa keuntungan penggunaan Unified cache :

1. Untuk cache tertentu, unified cache memiliki hit rate yang lebih tinggi dibandingkan dengan split cache karena unified cache menyeimbangkan beban antara pengambilan instruksi dan data secara otomatis.

2. Hanya sebuah cache saja yang perlu dirancang dan diimplementasikan.

Konsistensi Data Cache

Untuk memberikan konsistensi cache, data cache mendukung sebuah protokol yang dikenal sebagai MESI (modified/exclusive/shared/invalid). MESI dirancang untuk mendukung persyaratan konsistensi cache sistem multiprosesor, namun MESI juga berguna untuk organisasipentium berprosesor tunggal.

Data cache meliputi dua buah bit status per tag, sehingga masing-masing saluran dapat berada pada salah satu keadaan: Modified: Saluran pada cache telah dimodifikasi (berbeda dengan memory utama)Exclusive: Saluran pada cache sama seperti saluran pada memori utama dan tidak terdapat pada cache lainnyaShared: Saluran pada cache sama seperti saluran pada memori utama dan dapat berada pada cache yang lainnyaInvalid: Saluran pada cache tidak berisi data yang valid

ORGANISASI DRAM TINGKAT LANJUTInterface ini merupakan sesuatu yang paling penting dalam seluruh sistem komputer. Bentuk diagram blok dasar memory utama maasih berupa keping dram, selama lebih dari 20 tahun dan hingga saat ini, tidak terjadi perubahan yang berarti dalam arsitektur internalnya dan oleh interfacenya untuk bus mmemory processor.

Salah satu gangguan pada masalah kinerja memory utama DRAM adalah dengan menyisipkan satu tingat atau lebih cache SRAM berkecapatan tinggi antara memory utama DRAM dengan processor. Namun SRAM jauh lebih mahal dibanding DRAM, dan pengembangan ukuran cache di atas titikk tertentu akan menyebabkan masalah sebaiknnya .

Pada beberapa tahun yang silam, sejumlah perbaikan terhadap arsitektur DRAM dasar telah diselidiki, dan sebagian dari perbaikan dari perbaikan ini sekarang telah dipasarakan. Dalam hal ini tidaklah jelas apakah salah satudari perbaikan tersebut akan menjadi stanndar DRAM yang unik atau apakah akan tetap bertahan. Bagian ini akakn melakukan survei tentang teknologi DRAM yang baru ini.

Enchaced DRAm Barangkali arsitektur DRAM baru yang paling sederhann adalah enhanced

DRAM (EDRAM), yang dibuat oleh Ramtrom [BOND94]. EDRAM mengintegrasikan cache SRAM yang kecil pada keping DRAM generik.

Gambar 4.28 mengilustrasikan versi 4 bit EDRAM. Cache SRAM menyimpan seluruh isi pembacaan baris terakhir, yang berisi 2048 bit, atau 512 buan chunk 4 bit. Sebuah compator menyimpan niali 11-bit seleksi alamat baris yang terbaru. Bila akses berikutnya menuju ke baris yang sama, maka akses hanya perlu dibuatlah ke cache SRAM cepat saja.

EDRAM mencakup beberapa feature lainnya yang dapat meningkatkan kinerja. Operasi refresh dapat dilakukan secara paralel dengan operasi pembacaan cache, yang mengurangi waktu yang tidak tersedia bagi keping sehubungan dengan refresh tersebut. Juga perlu dicatat bahwa lintasan pembacaan dari cache baris ke port output tidak terganutng pada lintasan penulisan dari modul I/O ke sense amplifier. Hal ini memungkinnkan acces pembacaan berikutnya ke cache dapat dilakukan secar paralel dengan penyaelesaian operasi penulisan.

CACHE DRAM Cache DRAM (CDRAM), yang dibuat oleh

Mitsubishi [HIDA90], sama dengan EDRAM. CDRAM mencakup cache SRAM cache SRAM yang lebih besar dari DRAM ( 16 vs 2 kb ).

SRAM pada CDRAM dapat digunakan dengan dua cara. Pertama, dapat digunakan sebagai true cache, yang terdiri dari sejummlah saluran 64-bit. Hal ini sebaliknya dengan EDRAM, dimana cache SRAM hanya berisi sebuah blok, yaitu the most recently accessed row. Mode cache CDRAM cukup efektif untuk acces random ke memori.

Synchronous DRAM Pendekatan yang cukup berbeda dalam meningkatkan kinerja DRAM

adalah synchronous DRAM (SDRAM), yanng secara bersama-sama dibuat oleh sejumlah perusahaan [VOGL94].

Tidak seperti DRAM biasa,yang disinkrinkan dengan signal pewaktu eksternal dan bekerja dengan kecepatan penuh bus prosessor / memory tanpa mengenal keadaan wait.

Pada DRAM biasa, prosesor memberikan alamat dan tingkatan kontrol ke memori, yang mengindikasikan bahwa sekumpulan data pada lokasi tertentu didalam memori harus dibaca dari DRAM. Setelah delay, waktu akses. Maka DRAM akan menuliskan atau membaca data. Selama delay, waktu akses, DRAM membentuk funsi-fungsi iinternal. Seperti misalnya kapasitansi tinggi saluran baris dan kolom, mengiderakann data,, dan me-route-kan data keluar memalui buffer uotput. Prosesor hannya dapat menunnggu selama delay ini, yang memperlambat kinerja system.

RAMBUS DRAM RDRAM, yang diciptakan oleh Rambus [ GAAR94 ], menggunakan

pendekatann terhadap masalah memory-bandwidth yang lebih revolusioner. Keping-keping RDRAM dikemas secara vertikal. Dengan seluruh pin-nya disalah satu sisi. Keping bertukar data dengan prosesor melalui 28 saluran yang panjangnya tidak lebih dari 12 cm. Bus dapat mengamati sampai 320 keping RDRAM dan memilliki kelajuan sekitar 5000 Mbps. Hal ini dapat dibandingkan dengan sekitar 33 Mbps pada DRAM asinkron.

Bus DRAM khusus memberikan alamat dan inforamsi kontrol dengan menggunakan protokol berorientasi blok yang asinkron. Setelah waktu akses awal 480 ns, DRAM ini menghasilkann laju data 500 Mbps. Yang membuat kecepatan seperti ini dapat terjadi adalah bus itu sendiri, yang menentukan impedansi, pewaktuan, dan pensignalan yang sangat tepat. Bukanya dikontrol oleh signal-signal RAS, CAS, R/W, dan CE secara eksplisit seperti pada DRAM konvensial. RDRAM mendapatkan request memorinya melalui bus berkecapatan tinggi. Request ini berisi alamat, dan byte yang diinginkan di dalam operasi.

RAMLINK Perubahan yang paling radikal dari DRAM tradisional dapat

ditemukan pada produk Ram Link . Yang dibuatlah sebagai bagian dari usaha kelompok kerja IEE yang disebut Scalabe Coherent Interface (SCI). Ramlink berkonsentrasi pada interface prosesor/memory dibandingkan pada arsitektur internal keping DRAM.

RamLink adalah memory interface yang memiliki koneksi point-to-point yang disusun dalam bentuk cincin. Lalu – lintas pada cincin diatur oleh pengontrol memori yang mengirimkan pesan ke keping – keping DRAM, yang berfunngsi sebagai simpul – simpul pada jaringan cincin data saling dipertukarkan dalam bentuk paket.

Paket – paket request mengawali transaksi memory. Paket ini dikirimkan oleh pengontrol dan berisi header perintah. Alamat, checksum, dan bila perintah penulisan, berisi data yang akan dituliskan. Header perintah berisi jenis , ukuran, dan informasi kontrol dan juga berisi waktu responss spesifik atau waktu maksimum yang diizinkan untuk respons slave. Informasi kontrol berisi bit yang menandakan apakah request – request yang berurutan akan berbentuk alamat – alamat sekuensial. Empat transaksi per perangkat dapat diaktifkan secara simultan. Sehingga,, seluruh paket mempunyai ID transaksi dua bit untuk memastikan request yang tepat paket – paket respons.

Agar pembacaan berhasil, slave DRAM mengirimkan paket – paket respons yang meliputi data yang dibaca. Bagi request yang gagal, slave mengeluarkan paket ulangan yang mengindikasikan jumlah waktu tambahan yang diperlukan unntuk menyelesaikan transaksi.

Salah satu kekuatan pendekatan RamLink adalah bahwa RAM ini memberikan arsitektur yang scalable yang mendukung DRAM dalam jumlah kecil maupun besar dan tidak mendiktestruktur DRAM internal. Pengaturan cincin RanLink dirancang untuk mengkoordinasi aktifitas sejumlah DRAM dan menyediakan interface yang efisien bagi pengontrol memori.

S E L E S A I

M E M O R Y

PRESENTED BY AHLI HIDAYAT AHMAD HIDAYAT AJENG ANJIARSIH AINATUL RADIAH DAYUB ELFANI ZULITA FADLI SUANDI

TIF II AUIN SUSKA RIAU