tapis pelewat jalur menggunakan kapasitor tersaklar

84
TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR TUGAS AKHIR Diajukan untuk memenuhi salah satu syarat Memperoleh gelar Sarjana Teknik Program Studi Teknik Elektro Disusun oleh : Noviyanti Maya Dewi Kia NIM : 995114071 JURUSAN TEKNIK ELEKTRO FAKULTAS TEKNIK UNIVERSITAS SANATA DHARMA YOGYAKARTA 2007 i

Upload: others

Post on 10-Feb-2022

2 views

Category:

Documents


0 download

TRANSCRIPT

Page 1: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

TUGAS AKHIR

Diajukan untuk memenuhi salah satu syarat Memperoleh gelar Sarjana Teknik

Program Studi Teknik Elektro

Disusun oleh :

Noviyanti Maya Dewi Kia

NIM : 995114071

JURUSAN TEKNIK ELEKTRO FAKULTAS TEKNIK

UNIVERSITAS SANATA DHARMA YOGYAKARTA

2007

i

Page 2: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR
Page 3: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR
Page 4: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Halaman Persembahan

YESUS………..

DIA tidak pernah berjanji…. langit cerah tanpa hujan, Hidup suka tanpa duka,

Bunga mekar tanpa layu, Wajah tersenyum tanpa air mata,

Tapi DIA berjanji, Akan menyertai mu hingga akhir jaman……

Seperti Ia telah menyertaiku,dalam setiap denyut nadiku

Trmakasih YESUS…… Papi & Mami……. .trmakasih tuk segalanya

BUBY……buby……… THX dah nemenin selama di jogja………..

LOVE U BUBY……….huk….huk…huk…

Page 5: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR

TERSAKLAR

NAMA : NOVIYANTI MAYA DEWI KIA

NIM : 995114071

INTISARI

Berawal dari semakin berkembangnya teknologi khususnya teknologi telekomunikasi, antara lain telepon, radio, dan berbagai alat elektronika yang semuanya menggunakan penepis (filter) untuk membatasi arus listrik dengan frekuensi-frekuensi tertentu, sesuai dengan yang dibutuhkan, maka dibuatlah sebuah penepis aktif dengan menggunakan kapasitor tersaklar Penelitian ini bertujuan untuk lebih memahami dasar-dasar tapis pelewat jalur, system ordo frekuensi cutoff, tanggapan frekuensi, dan kapasitor tersaklar. Frekuensi tengah yang digunakan adalah 4000 Hz dengan frekeunsi clock-nya adalah 150 KHz.

vii

Page 6: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

BANDPASS SWITCHED CAPACITOR FILTER

NAME : NOVIYANTI MAYA DEWI KIA

NIM : 995114071

ABSTRACT

Early from progressively expand technological on specially telecommunication technology, for example telephone, radio, and various all electronic appliance, filter is used to limit the electrics current with the certain frequency that is required. So that is needed to design an active filter using switch capacitor.

The objective of this research is to get deeper understanding about the bandpass filter, system order, cutoff frequency, frequency response, and switch capacitor.Cutoff frequency for bandpass filter is design about 4000 Hz with clock frequency is used is 150 KHz.

viii

Page 7: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

KATA PENGANTAR

Puji kehadirat Tuhan yang Maha Esa, Tuhanku Yesus Kristus yang telah

memberikan rahmat dan berkat-NYA, sehingga penyususn dapat menyelesaikan tugas

akhir ini.

Atas tersusunnya tugas akhir ini, penyususn mengucapkan banyak terima kasih

kepada:

1. Bapak Agustinus Bayu Prinawan,S.T., M.Eng, selaku Ketua Jurusan Teknik

Elektro Fakultas Teknik Universitas Sanata Dharma Yogyakarta.

2. Bapak Martanto, S.T, M.T, selaku Dosen Pembimbing I yang telah meluangkan

waktu guna memberikan bimbingan,saran dan kritik.

3. Orang tuaku tercinta, papi dan mami,yang telah memberikan do’a, kasih sayang,

pengertian, dan semangat.

4. Pak Pur dan Mama Irna, terima kasih untuk do’a, dan kasih sayangnya.

5. Kakakku Tony, adek Yola, my lovely Rio, terima kasih atas bantuan dan

dorongannya, ‘n BUBY……(thx dah nemenin selama di jogja, dan menghibur

dengan gonggongan-mu….huk…huk…)

6. Mas Wawan, terima kasih atas doa, perhatian, dan sayangnya ,hingga tugas akhir

ini selesai. ( you best I ever had).

7. Semua temen kos, Sitha.Ira, Mbk Ayu,(kalian teman yang menggilakan, tapi juga

menyenangkan) ‘n rekan mahasiswa Santi, Roy, Dagul, Tutus, Ari Inyonk, Anci’,

Oscar, Giri, Dini, Bledex, Nica Ebensina, dan semua temen TE’99,

Page 8: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

DAFTAR ISI

Halaman

HALAMAN JUDUL…………………………………………………….. i

LEMBAR PENGESAHAN PEMBIMBING……………………………. iii

LEMBAR PENGESAHAN PENGUJI………………………………….. iv

LEMBAR PERNYATAAN KEASLIAN KARYA…………………….. v

HALAMAN PERSEMBAHAN……………………………………….. vi

INTISARI……………………………………………………………….. vii

ABSTRACT……………………………………………………………… viii

KATA PENGANTAR…………………………………………………… ix

DAFTAR ISI……………………………………………………………. xi

DAFTAR GAMBAR……………………………………………………. xiii

DAFTAR TABEL………………………………………………………. xiv

BAB I PENDAHULUAN……………………………………………… 1

1.1. Latar Belakang…………………………………………. 1

1.2. Tujuan Penelitian……………………………………… 2

1.3. Manfaat Penelitian……………………………………… 3

1.4. Perumusan Masalah……………………………………. 3

1.5. Batasan Masalah…………………………………………. 4

1.6. Metodologi Penelitian…………………………………….. 5

1.7. Sistematika Penulisan……………………………………… 6

BAB II DASAR TEORI……………………………………………….. 8

2.1. Pengertian Tapis………………………………………… 8

2.2. Klasifikasi Tapis…………………………………………. 9

2.2.1. Watak Tapis Nyata……………………………….. 12

2.2.2. Realisasi Tapis Nyata……………………………. 14

2.2.3. Untai Realisasi Tapis……………………………. 14

xi

Page 9: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

2.2.3.1. Tapis Pasif Dengan R,L dan C…… 14

2.2.3.2. Tapis RC aktif……………………. 15

2.2.3.3. Kapasitor Tersaklar………………. 17

2.2.3.4. Dasar Kapasitor Tersaklar…………..18

2.3. Penapis Lolos Pita…………………………………………. 20

2.3.1. Untai Tapis Analo pelewat Jalur………………….. 22

BAB III PERANCANGAN KAPASITOR TERSAKLAR…………… 25

3.1. Pembangkit Detak dua Fase……………………………….. 25

3.2. Untai Tapis Pelewat jalur………………………………… 26

BAB IV DATA PENGAMATAN…………………………………….. 29

4.1. Nilai-nilai Perancangan Tapis Pelewat jalur……………... 29

4.2. Pengamatan Tanggapan Frekuensi……………………… 31

4.2.1. Tapis Pelewat Jalur………………………………... 32

4.3. Karakteristik Tapis Pelewat Jalur ………………………. 33

4.3.1. Hubungan Frekuensi Penyaklaran……………… 34

BAB V PENUTUP……………………………………………………. 35

DAFTAR PUSTAKA……………………………………………….. 36

LAMPIRAN

xii

Page 10: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

8. Dan semua pihak yang telah membantuku, yang tidak bias disebutkan satu

persatu.

Akhir kata, penulis menyadari bahwa tugas akhir ini masih jauh dari sempurna,

karena itu hati terbuka penulis mengharapkan kritik dan saran yang sifatnya membangun

demi kesempurnaan tugas ini. Penulis berharap semoga tugas akhir ini dapat bermanfaat

bagi yang memerlukan dan dapat menambah Ilmu Pengetahuan.

Yogyakarta, 30 Januari 2007

Penulis

Page 11: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

DAFTAR GAMBAR

Gambar Halaman

2.1. Tanggapan Tapis Ideal…………………………………….. 9

2.2. Tanggapan Tapis Nyata…………………………………… 11

2.3. Watak Pelemahan Tapis…………………………………… 12

2.4. Dasar Kapasitor Tersaklar………………………………… 17

2.5. Untai Dasar Kapasitor Tersaklar…………………………… 18

2.6. Kurva Umum Karakteristik Penapis Lolos Pita……………… 20

2.7. Q Pada Penapis Lolos Pita…………………………………… 22

2.8. Untai Tapis Pelewat Jalur Dengan untai Biquad……………. 23

3.1. Pembangkit detak Dua Fasa…………………………………. 26

3.2. BPF dengan Kapasitor Tersaklar……………………………. 27

xiii

Page 12: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

DAFTAR TABEL

Tabel Halaman 4.1. Tabel Penguatan Tapis Pelewat Jalur………………….. 32

xiv

Page 13: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

1

BAB I

PENDAHULUAN

1.1. Latar Belakang

Perkembangan ilmu pengetahuan dan teknologi elektronika saat ini

sangatlah pesat. Berbagai kemajuan di bidang teknologi elektronika tersebut

akan sangat membantu manusia di dalam kehidupannya. Salah satu bentuk

kemajuan teknologi elektronika yang dapat dirasakan manfaatnya adalah

penapis aktif. Banyak peralatan yang digunakan manusia menggunakan

penapis aktif dalam salah satu komponennya, contohnya: radio, telephone,

televisi, dan modem.Peran suatu penapis aktif yang begitu besar bagi

peralatan-peralatan elektronik terkadang tidak disadari atau bahkan tidak

diketahui. Memang bagi orang awam penapis aktif tidaklah terlalu penting

karena yang tepenting bagi mereka adalah bagaimana suatu peralatan atau

suatu system elektronik dapat bekerja dengan baik. Bagi orang elektro,

penapis aktif adalah sesuatu hal yang harus diketahui, namun belum semua

orang elektro mengetahuinya dengan baik. Pengetahuan mahasiswa elektro

mengenai penapis aktif pun terkadang tidaklah begitu baik. Dalam hal ini,

pemehaman tentang penapis aktif dapat menjadi maksimal apabila mahasiswa

juga melakukan praktek langsung, baik melalui praktikum maupun melalui

1

Page 14: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

2

perancangansuatu alat yang menggunakan aktif sebagai salah satu

komponennya.

Berawal dari keadaan tersebut penulis mencoba untuk membuat

suatu filter pelewat jalur dengan menggunakan kapasitor tersaklar sebagai

salah satu cara untuk lebih memahami tentang penapis aktif.

Setelah belajar kembali tentang penapis aktif pelewat jalur

menggunakan kapasitor tersaklar ini, pemahaman terhadap penapis aktif dapat

menjadi lebih baik. Sejalan dengan hal tersebut, diharapkan akan

menumbuhkan dorongan untuk menciptakan sesuatu hal baru yang

menggunakan teknologi penapis aktif.

1.2. Tujuan Penelitian

Tujuan dari penelitian Filter Pelewat Jalur Menggunakan Kapasitor

Tersaklar ini adalah:

1.2.1. Membuat suatu filter pelewat jalur dengan menggunakan

kapsitor tersaklar dengan menerapkan pengetahuan tentang

panapis aktif.

1.2.2. Dengan membuat tapis pelewat jalur menggunakan kasitor

tersaklar ini dapat diharapkan pemahaman mahhasiswa

mengenai penapis aktif dan kapasitor tersaklar menjadi lebih

baik.

2

Page 15: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

3

1.2.3. Membuat penapis pelewat jalur dengan menggunakan

kapasitor tersaklar, jauh lebih mudah dibandingkan harus

menghitung elemen per elemen dari tapis aktif RC tidak bisa

memuaskan dalam hal keakuratan dan kestabilan yang

dikehendaki.

1.3. Manfaat Penelitian

Manfaat dari penelitian Tapis Pelewat Jalur Menggunakan Kapasitor

Tersaklar ini adalah:

1.3.1 Terciptanya pemahaman yang lebih baik tentang berbagai hal

di dalam penapis aktif.

1.3.2 Tumbuhnya minat untuk menciptakan sesuatu hal baru yang

menggunakan kapasitor tersaklar untuk membuat penapis

pelewat jalur, sebagai komponennya.

1.4. Perumusan Masalah

Permasalahan yang diajukan dalam penelitian ini adalah :

1.4.1 Bagaimana merancang suatu piranti sebuah tapis pelewat

jalur menggunakan kapasitor tersaklar ?

1.4.2 Bagaimana menentukan banyaknya orde suatu penapis aktif ?

1.4.3 Bagaimana tenggapan penaksiaran Butterworth diterapkan

pada penapis aktif ?

3

Page 16: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

4

1.4.4 Bagaimana menghitung tanggapan frekuensinya bila

frekuensi cutoff 4 kHz, dan frekuensi clock 150 kHz ?

1.5. Batasan Masalah

Dalam mengimplementasikan tapis yang memiliki tanggapan

butterworth dengan menggunakan kapasitor tersaklar akan dibatasi dalam hal

orde tapis yang di pergunakan. Untai tapis yang dipakai untuk

mengimplementasikan tapis dengan menggunakan kapasitor tersaklar adalah

didasarkan pada untai Biquad.

Penelitian pada Bandpass Filter With Use Switch Capacitor ini

dibatasi pada masalah-masalah sebagai berikut :

1.5.1. Filter pelewat jalur menggunakan kapasitor tersaklar tersusun

atas rangkaian-rangkaian switch capacitor yang mana bahwa

pensaklaran kapasitor digunakan sebagai pengganti suatu

resistor pada untai analog.

1.5.2. Penapis aktif tersebut menggunakan tanggapan panaksiaran

Butterworth.

1.5.3. Untuk orde bandpass filter yang dibuat adalah orde kedua.

1.5.4. Pembuatan orde kedua bandpass filter didasarkan pada untai

RC analog Biquad.

4

Page 17: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

5

1.5.5. Masukan (input) frekuensi menggunakan AFG (Audio

Function Generator)

Kemudian hasil perancangan tapis diimplementasikan kedalam untai

yang nyata, dengan menggunakan komponen yang sifatnya diskret yaitu

dengan penggunaan kapasitor, penguat operasi, dan saklar CMOS. Nilai-nilai

kapasitor yang dipakai untuk merealisasikan tapis dengan kapasitor tersaklar

menggunakan kapasitor yang tersedia di pasaran, yang nilainya diambil yang

paling dekat dengan nilai perhitungan.

Pengamatan terhadap tapis yang telah diimplementasikan dibatasi

pada tanggapan frekuensi dan bentuk gelombang masukan dan keluaran tapis

untuk masukan berupa gelombang sinus.

1.6. Metodologi Penelitian

Dalam perancangan piranti Bandpass Filter With Use Switch

Capasitor malalui beberapa tahap penelitian yang akan mendukung

suksesnya perancangan ini. Tahap-tahap penelitian tersebut adalah:

1.6.1. Mengumpulkan bahan literature pendukung : paper, buku-

buku, data sheet.

1.6.2. Perancangan layout alat : membuat PCB dan switch

capacitor.

1.6.3. Pengujian dan perbaikan alat : pengukuran tegangan masukan

dan tegangan keluaran pada masing-masing penapis aktif

5

Page 18: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

6

dengan menggunakan osiloskop, pembuatan grafik tanggapan

frekuensi.

1.6.4. Pembuatan laporan.

1.7. Sistematika Penulisan

Sistematika penulisan dalam penyusunan laporan penelitian ini

tersusun sebagai berikut :

BAB I PENDAHULUAN

Pada bab ini berisi tentang : latar belakang yang mendasari

dipilihnya topik dalam tugas ini, tujuan penelitian, menfaat

penelitian, perumusan masalah, batasan masalah, metodologi

penelitian, dan sistematika penulisan.

BAB II DASAR TEORI

Pada bab berisi tentang teori yang berkaitan dengan penapis aktif,

dan penjelasan tentang kapasitor tersaklar.

BAB III PERANCANGAN PERANGKAT KERAS

Pada bab ini berisi tentang dasar-dasar kapasitor tersaklar dengan

operasi analog yang dapat dipakai dengan kapasitor tersaklar. Serta

perancangan dari masing-masing hardware.

6

Page 19: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

7

BAB IV PENGAMATAN DATA

Pada bab ini berisi tentang data hasil pengamatan, beserta analisa

data.

BAB V PENUTUP

Pada bab ini berisi tentang kesimpulan serta kritik dan saran.

7

Page 20: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

BAB II

DASAR TEORI

2.1. Pengertian Tapis

Sebuah penapis adalah sebuah alat atau rangkaian atau subtanst yang

meneruskan atau meloloskan arus listrik pada frekuensi-frekuensi atau jangkauan

frekuensi tertentu serta menahan (menghalangi ) frekuensi-frekuensi lainnya.

Secara khusus, sebuah penapis aktif adalah suatu rangkaian penapis yang

tersusun atas resistor-resistor dan kapasitor-kapasitor disertai dengan suatu rangkain

penguat, biasanya berupa penguat operasional. Sedangkan panapis aktif hanya terdiri

dari resistor, inductor dan kapasitor.

Sebuah penapis aktif memiliki beberapa kelabihan sebagai berikut:

Tidak ada sinyal hilang – Hal ini disebabkan karena penguat operasional

mampu menyediakan penguat atau gain, sehinggan sinyal masukan tidak akan

segera mengalami pelemahan (atenuasi) selama rangkain meneruskan sinyal-

sinyal dengan frekuensi yang dikehendaki;

Biaya dan kemudahan – Sebenarnya rangkaian penapis aktif ongkos

pembuatanya rata-rata lebih murah dibandingkan dengan penapis pasif, hal ini

disebabkan karena pada rangkain pasif menggunakan komponen inductor yang

harganya jauh lebih mahal dan tidak selalu tersedia di pasaran;

Penyetelan – Penapis aktif mudah disetel ( tune ) untuk jangkauan frekuensi

yang lebar tanpa mempengaruhi tanggap rangkaian yang telah ditentukan (

sesuai dengan yang diinginkan );

Page 21: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Isolasi – Sebagai akibat dari penggunaan penguat operasional, penapis aktif

akan memiliki impedansi masukan yang tinggi dan keluaran yang rendah, hal

ini sebenarnya hampir menjamin tidak adanya interaksi antara penapis dengan

sumber atau beban sinyal

2.2. Klasifikasi Tapis

Tapis diklasifikasikan menurut fungsi yang dibentuk dalam hal jangkauan

frekuensi jalur lewat (passband) dan jalur henti (stop band). Dalam keadaan ideal,

perbandingan besar tegangan keluaran dengan tegangan masukan pada jalur pelewat

sama dengan 1, sedang pada jalur henti sama dengan 0. Pola dari jalur lewat dan

jalur henti , memberikan empat macam tapis yang sangat umum, yang ditunjukan

pada Gambar 2-1.

| T | | T |

1 1 JALUR JALUR

JALUR JALUR HENTI PELEWAT

PELEWAT HENTI

O ωο ω O ωο ω

(a) (b)

| | T |

JALUR JALUR JALUR JALUR JALUR

HENTI PELEWAT HENTI HENTI PELEWAT

JALUR PELEWAT

O ω₁ ω₂ ω

(c) (d)

Page 22: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Gambar 2-1. Tanggapan Tapis ideal. (a) Tapis Pelewat Rendah, (b) Tapis Pelewat

Atas, ( c) Tapis Pelewat Jalur dan (d) Tapis Penolak Jalur

Empat macam tapis dapat dijelaskan sebagai berikut :

1. Tapis Pelewat Rendah (Low Pass Filter) adalah tapis yang memiliki jalur

pelewat dari ω=0 sampai ω=ωo, dengan ωo disebut sebagai frekuensi pancung

(cut off frequency).

2. Tapis Pelewat Tinggi (High Pass Filter) merupakan komplomen dari tapis

pelewat rendah, dengan frekuensi dari 0 sampai ωo merupakan jalur henti (stop

band), sedangkan jalur pelewat adalah dari frekuensi ωo sampai tak hingga.

3. Tapis Pelewat Jalur (Band Pass Filter) adalah tapis yang melewatkan frekuensi

antara ω1 sampai ω2, selain frekuensi ini tidak dilewatkan.

4. Tapis Jalur Henti (Band Elimination Filtar) merupakan komplemen dari Tapis

Pelewat Jalur dengan frekuensi dari ω1 sampai ω2 dihentikan dan lainnya

dilewatkan. Tapis ini sering dinamakan ‘notch filter’.

Watak tapis yang nyata yang berhubungan dengan keempat macam tapis

ditunjukan pada Gambar 2-2. Watak pelemahan yang berhubungan dengan Gambar

2-2 ditunjukkan pada Gambar 2-3. Hubungan kedua besaran ini ditunjukkan pada

persamaan 2-1.

Page 23: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

| T | | T |

(b)

ο (a) ω ο ω

| T | | T | ο ( c ) ω ο ω (d) Gambar 2-2. Tanggapan tapis nyata. (a) Tapis Pelewat Rendah,(b) Tapis Pelewat Atas,(c) Tapis Pelewat Jalur dan (d) Tapis Penolak Jalur.

Page 24: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

α α

ο (a) ω ο (b) ω α α ο (c) ω ο (d) ω

Gambar 2-3. Watak pelemahan tapis yang berhubungan dengan gambar 2-2. (a)

Tapis Pelewat Rendah, (b) Tapis Pelewat Atas,(c) Tapis Pelewat

Jalur dan (d) Tapis Penolak Jalur.

2.2.1 . Watak Tapis Nyata

Dalam praktisnya, penapisan dikehendaki untuk menolak komponen

isyarat dengan merancang tapis yang menghasilkan pelemahan (atenuasi) pada

daerah frekuensi tertentu, dan diinginkan komponen-komponen dari isyarat yang

lewat tanpa adanya pelemahan, atau mungkin bahkan dengan suatu penguatan isyarat.

Dalam hal ini perlu adanya pengukuran atenuasi dan perolehan (gain).Pelemahan atau

atenuasi didefinisikan sebagai :

Page 25: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

α = - 20 log [T] dB , | T | < 1……. ( 2 – 1 )

dengan T adalah perbandingan antara besaran output dengan besaran input. Satuan

pelemahan adalah decibel (dB), dan tanda minus menjelaskan bahwa positif bila

rangkaian menghasilkan rugi – rugi, seperti dijelaskan dengan

| T | ≤1 . Bila T ≥ 1 di pakai symbol yang berlainan, yang menyatakan

suatu perolehan (gain), dengan :

A = 20 log [ T ] dB ……………………….( 2 – 2 )

Penyelesaian untuk [T] apabila α sudah diketahui, adalah dengan persamaan

[T] = 10 ª⁄₂₀ ………………………… ( 2 ‐ 3 )

Sedangkan bila diketahui A , [ T ] dapat dicari dengan persamaan :

[T] = ( 10 ⁰∙⁰⁵ )A …. ……………………… ...( 2 - 4 )

Oleh karena tidak mungkin merealisasikan tapis ideal dengan perubahan

yang tajam dari jalur pelewat dan jalur henti, maka tapis ideal harus didekati dengan

tapis yang nyata. Watak yang dikehendaki ditentukan dengan mendefinisikan

perbedaan antara jalur pelewat dengan jalur henti, sebagai berikut ;

1. Jalur pelewat adalah suatu tanggapan yang memiliki pelemahan kurang

dari suatu nilai perancangan, yakni makα .

2. Jalur henti adalah tanggapan yang selalu memiliki pelemahan lebih

besar dari nilai perancangan, yakni minα .

3. Jalur frekuensi antara jalur henti dan jalir pelewat didefinisikan sebagai

jalur peralihan.

Page 26: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Pada tapis pelewat rendah jalur, pelewat berada pada ω = 0 sampai ω = ωp,

jalur peralihan adalah dari ωp sampai ωs, dan jalur henti adalah semua frekuensi di

atas ωs sampai tak berhingga. Huruf s dan p pada ω menandakan tepi dari jalur

pelewat dan jalur henti. Konsep yang sama diterapkan pada pelewat atas,pelewat jalur

dan penolak jalur.

2.2.2. Realisasi Tapis Nyata

Untuk meralisasikan tapis dengan watak yang ideal tidaklah mungkin dicapai,

dengan adanya keterbatasan komponen yang digunakan.

Ada beberapa realisasi tapis sebagai pendekatan tapis ideal antar lain Tapis

Butterworth. Watak tapis Butterworth ialah pada jalur pelewat memiliki tanggapan

yang datar maksimum ( maximally flat ). Sifat-sifat tapis Butterworth akan diuraikan

dalam bab-bab selanjutnya.

2.2.3. Untai Realisasi Tapis

2.2.3.1 Tapis pasif dengan R,L,dan C

Secara historisnya, tapis mula-mula direalisasikan seebagai tapis pasif yang

dibangun dari komponen Resistor, Indukator dan Kapasitor ( R,L dan C ). Dalam

realisasi tapis pasif, komponen induktor memiliki beberapa sifat seperti berikut :

1. Induktor biasanya memiliki rugi-rugi. Pada frekuensi rendah rugi-rugi dapat

digambarkan sebagai untai seri antara L murni dengan R ( hambatan dalam

inductor ). Dengan mendefinisikan factor kualitas dari induktor oleh

hubungan

LQ

RQ LL /ω= .nilai praktis tertinggi hanya sekitar 1000. LQ

Page 27: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

2. Untuk frekuensi rendah ( misalnya dibawah 100 Hz ) ukuran dan berat

induktor menjadi lebih besar.

3. Induktor kadang-kadang memerlukan bahan feromagnetik sebagai intinya,

sehingga biasa tidak linear dan membangkitkan harmonis yang tidak

diinginkan.

4. Radiasi dari induktor seperti halnya gelombang elektromagnetik. Oleh karena

itu induktor cenderung menghasilkan derau pada rangkaian.

5. Faktor kualitas sebanding dengan kuadrat dimensi induktor. Oleh karena

itu ukuran induktor tidak bisa direduksi tanpa penurunan

LQ

.LQ

Sebaliknya pada kapasitor yang memiliki rugi-rugi, pada frekuensi rendah untai

paralel antara kapasitor C dan admitansi G. Faktor kualitas kapasitor adalah Qc = ω C

/ G. , yang dapat ditunjukan bahwa Qc tidak tergantung pada dimensi fisik. Oleh

karenanya factor kualitas Qc yang tinggi dari kapasitor bias dibangun. Qc dapat

dibuat sebesar 10 ribu untuk kapasitor praktis.

2.2.3.2 Tapis RC Aktif ( tapis analog )

Dengan sifat-sifat tersebut di atas, terlihat bahwa penggunaan komponen

induktor untuk tapis pasif ( terutama untuk frekuensi yang rendah ) kurang efektif,

setelah adanya penguat operasi ( Op – Amp ) yang harganya relatif murah, dengan

kelebihan yang telah dibuat untuk perancangan dan membuat tapis dari penguat

operasi, resistor dan kapasitor saja disebut dengan tapis analog. Tapis aktif RC ini

memainkan peranan yang penting dalam bidang komunikasi dan sistem kendali.

Bahkan telah direalisasikan dalam bentuk ‘hibrid’, dengan penguat operasi monolitik,

Page 28: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

dan keping kapasitor yang disolderkan pada papan yang mengandung resistor film

tipis. Oleh karena itu fabrikasi tapis RC aktif dapat dibuat sangat lebih kecil

dibanding dengan untai tapis pasif RLC setaranya, khususnya untuk frekuensi rendah.

Langkah penalaran selanjutnya adalah merealisasikan tapis aktif RC ke dalam

struktur yang terpadu seluruhnya. Fabrikasinya dipilih antara teknologi bipolar dan

teknologi MOS, dan dalam banyak hal dipilih menggunakan tekhnologi MOS. Alasan

utamanya adalah ketersediaan kapasitor dengan kualitas yang tinggi pada untai

terpadu MOS, kemampuan penyimpanan mutan pada suatu simpul untuk waktu yang

cukup lama, arus MOS dapat lebih kecil dari satu pico ampere, dan kebocoran ke

substarte bahkan lebih kecil. Tetapi keterbatasan fisik yang nyata mencegah

pengurangan ukuran dalam bentuk hibrid yang benar-benar membentuk dimensi yang

sub miniatur.

Dengan teknologi MOS dimungkinkan pembuatan kapasitor dengan kualitas

tinggi. Namun kapasitor yang besar kapasitasnya memerlukan daerah yang luas pula

( Zmil² sekitar 200 µm² per pF ). Oleh karena itu kapasitor yang lebih

besar dari 100 pF jarang digunakan.

Karena kapasitor dibuat dalam langkah fabrikasi yang berbeda dengan

resistor, kesalahannya tidak dapat dilacak dengan resistor-resistor pada keping yang

sama. Kesalahan kapasitor sama tingkatnya dengan kesalahan resistor yakni sekitar

10%, sedangkan kesalahan anatara kapasitor yang sama dalam satu keping sekitar

3%, sehingga konstanta waktu RC bisa mencapai 20%. Kesalahan seperti ini kadang-

kadang dapat diterima untuk tapis sensitifitas rendah. Demikian pula koefisiensi

Page 29: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

temperatur dan tegangan dari resistor dan kapasitor tidak terkolerasi, sehingga

konstanta waktu juga akan berubah terhadap temperatur dan arus isyarat.

2.2.3.3. Kapasitor Tersaklar

Dari bahasan di atas dapat diketahui bahwa pemaduan elemen per elemen dari

tapis aktif RC tidak bisa memuaskan dalam hal keakuratan dan kestabilan yang

dikehendaki. Oleh karena itu diperlukan strategi lain. Ide kunci adalah dengan adanya

kapasitor tersaklar. Penemuan ini didasarkan atas kenyataan bahwa sebuah resistor

dapat disimulasikan dengan menggunakan saklar MOS yang dioperasikan secara

periodis dan sebuah kapasitor. Konstanta waktu dari rangkaian bukan lagi perkalian

RC tetapi merupakan perbandingan kapasitor. Sedangkan nilai resistansi setara

resistor berbanding lurus dengan perioda penyaklaran, atau berbanding terbalik

dengan frekuensi penyaklaran. Hubungan ini dapat dituliskan sebagai Req = 1 / ( C.

Fclok ).

ReqC

Gambar 2-4. Dasar kapasitor tersaklar (a), dan resistor ekuivalennya (b).

Page 30: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

2.2.3.4. Dasar Kapasitor Tersaklar

Banyak fungsi penapisan analog dibentuk oleh tapis aktif dengan Op-Amp

dapat ditiru dengan penggunaan untai kapasitor tersaklar. Untai kapasitor tersaklar

dibangun oleh Op-Amp, saklar MOS dan kapasitor-kapasitor yang nilai

kapasitansinya kecil. Bila Op-Amp terbuat dari MOS-FET, seluruh jaringan kapasitor

tersaklar tak mengandung resistor yang dapat dibangun pada untai terintegrasi

tunggal. Frekuensi kutub dan frekuensi nol dari untai kapasitor tersaklar dapat

dikendalikan dari luar melalui frekuensi clock. Kanampakan ini mengundang suatu

keuntungan yang prinsip disbanding tapis analog yang memakai resistor.

Gambar 2 – 5 Untai dasar kapasitor tersaklar

Dasar dari untai kapasitor tersaklar sebagai pengganti resistor terdapat pada

untai sederhana Gambar 2-5.a. Saklar sinkronisasi S1 dan S2 membuka dan menutup

setiap setengah siklus dari interval clock Tc dan secara periodic memuati dan

melucuti muatan pada kapasitor. Untuk susunan ini akan berfungsi sebagai resistor,

maka anggapan berikut ini harus dipenuhi.

1. Pada suatu saat tertentu hanya ada satu saklar yang tertutup; kedua

saklar tak pernah tertutup secara serentak.

Page 31: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

2. Selang waktu selama kedua saklar tidak tertutup sangat singkat

dibandingkan dengan periode detak Tc.

3. Apabila S1 tertutup, kapasitor memuati secara cepat tegangan isyarat

masukan . sv

4. Jika S2 tertutup, kapasitor segera melucuti muatan ke ground.

Selama interval S1 tertutup, muatan kapasitor mencapai nilai

……………………………………………(2 – 5) Cq = sv

Muatan ini secara lengkap dilucuti ke ground ketika S2 tertutup. Dalam satu interval

clock Tc, muatan keseluruhan akibat tegangan vs adalah sama dengan :

TcCv

tq s=∆∆ …………………………………………(2 – 6)

Muatan ini harus secara terus menerus disuplai ke kapasitor dengan sumber vs,

karena muatan dilucuti ke ground setelah setiap siklus clock. Setelah beberapa siklus

clock, aliran muatan yang kontinyu dari vs arus tunak (steady) yang memiliki rerata

sama dengan :

TcvCdt

tq

Tci sTc .1)(

01 =∆∆

= ∫ …………………………….(2 – 7)

Perbandingan antara Tc dengan C mempunyai satuan resistansi (sec/Coulomb/Volt =

Ohm), oleh karena itu persamaan tersebut mempunyai bentuk hukum Ohm :

Rvi s /)( 1 = …………………………………………(2 – 8)

Mekanisme rugi-rugi dari untai kapasitor tersaklar Gambar 2 – 5.a dapat dimodelkan

sebagai sebuah resistansi dengan nilai Tc / C.

Page 32: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

2.3. Penapis lolos pita (Bandpass Filter)

Sebagaimana tampak pada Gambar 2– 6, penapis lolos pita akan meneruskan

sinyal-sinyal dengan frekuensi antara (median frequency) dan menahan frekuensi di

bawah dan di atas median tersebut.

Gambar 2 – 6 Kurva umum karakteristik penapis lolos pita

Page 33: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Untuk penapis lolos pita ini dikenal istilah frekuensi tengah (center

frequency) dan lebar pita (bandwidth), dengan pengertian sebagai berikut :

- Frekuensi tengah ( ) merupakan titik munculnya penguatan tegangan paling

besar (maksimum).

of

- Lebar pita (bandwidth) dari suatu penapis lolos pita adalah perbedaan antara

frekuensi atas dan bawah dibawah penguatan tegangannya (volt gain) yaitu

0,707 kali dari nilai maksimum atau 3 dB lebih rendah dari penguatan tegangan

frekuensi tengah, atau lebar pita

(BW) = …………………………………….( 2 – 9) lh ff −

Karena semua tanggapan penapis digambar dengan skala log, maka terlihat

bahwa penapis lolos pita seakan-akan simetris pada frekuensi tengah. Bila

menganggap bahwa adalah ditengah-tengah dan maka hal tersebut tidak

benar. Ternyata frekuensi tengah sama dengan rata-rata geometri, atau dapat

dituliskan sebagai berikut :

of hf lf

lho fff .= ………………………………………..(2 – 10)

jika dikatahui lebar pita dan frekuensi tengahnya maka :

2/122

2])2()[( o

lfBWBW

f++−

= ……………………(2 – 11)

BWff lh += ……………………………………….(2 – 12)

Lebar pita (BW) dan frekuensi tengah ( ) memiliki hubungan satu sama lainnya

dengan factor kualitas atau Q :

of

BWf

Q o= …………………………………………(2 – 13)

Page 34: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

atau

lh

o

fff

Q−

= ………………………………………(2 – 14)

lh

lh

ffff

Q−

=2/1).(

………………………………(2 – 15)

Gambar 2 – 7 Q pada penapis lolos pita

Sebagaimana terlihat pada Gambar 2 – 7, Q merupakan indeks “ketajaman

lengkungan” tanggapan amplitudo dari frekuensi tengah. Penyempitan lebar pita

mengakibatkan naiknya nilai Q (lihat persamaan 2 – 13).

2.3.1. Untai Tapis Analog Pelewat Jalur

Untuk merealisasikan tapis pelewat jalur ke dalam untai yang nyata, dapat

dipakai untai RC yang disebut dengan Biquad. Untai Biquad ini dapat dilihat pada

Gambar 2 – 8. Pada untai ini mengandung tiga buah penguat operasi yang masing-

masing mempunyai fungsi yang berbeda. Penguat operasi yang pertama merupakan

Page 35: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

untai integrator dengan isyarat masukan dari dan tegangan keluaran penguat

operasi ketiga. Penguat operasi yang kedua berfungsi sebagai penguat pembalik.

Sedangkan penguat operasi ketiga berfungsi sebagai pengintegral isyarat keluaran

penguat operasi yang kedua yang kemudian dimpankan kemasukan penguat operasi

pertama melalui dan . Terminal keluaran untai diambil pada keluaran penguat

operasi ketiga.

inV

2R 3C

Gambar 2 – 8 Untai Tapis Pelewat Jalur menggunakan untai Biquad

Watak alih atau perbandingan besar isyarat keluaran dengan insyarat

masukan pada untai Biquad tersebut di atas dapat dituliskan sebagai berikut :

)/1()]/([)]/([

42124232

421)( CCRRsRCCCs

sRCCCT

i

is ++

−= ……………(2 – 12)

Watak alih tapis pelewat jalur standar dapat dituliskan sebagai :

22)( )/()/(

oo

os sQs

sQT

ωωω

++= ……………………………(2 – 13)

Page 36: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Dengan membandingkan watak alih di atas dengan persamaan Tapis pelewat jalur

standar, maka akan didapatkan besaran-besaran oω , Q dan factor perolehan (H)

sebagai berikut :

)(1

4221 CCRRo =ω

Q = ( / ) 2C 1C )/( 21 RR …………………………(2 – 14)

Apabila watak alih untai Biquad ini dinormalisasikan, dengan kata lain

membuat oω = 1, dan ditentukan perolehan dibuat sama dengan satu, serta memilih

kapasitor sama dengan C, dan membuat nilai = 1, maka akan

diperoleh nilai komponen-komponen sebagai barikut :

4321 CCCC === 1R

oω = 1

CCCCC ==== 4321

11 =R

2R = 1 / ………………………………………… (2 – 15) 2Q

Pemilihan komponen yang lainnya bisa dilaksanakan, tetapi nilai-nilai

tersebut perlu disesuaikan dengan watak yang akan diharapkan. Serta perlu diketahui

bahwa nilai-nilai ternormalisasi ini akan diskala untuk memperoleh komponen yang

sesuai. Dengan menggunakan untai Biquad ini, untai tapis pelewat jalur mudah

dipahami.

Dimana dalam perancangan ditentukan,frekuensi pusat (fo) yang digunakan

adalah 4000Hz, frekuensi Clock (fc) adalah 150 KHz,dan factor kualitas bandpass

Page 37: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

filter yang dirancang adalah 2, maka dapat dicari bandwidth adalah dengan

menggunakan persamaan (2-13).

Q = BWfo

BW = 2

4000

BW = 2000 Hz

Besarnya frekuensi bawah (lower frequency = ) dapat dihitung dengan

menggunakan persamaan (2-11).

lf

2/122

2])2()[( o

lfBWBW

f++−

=

2/122

2])40002()2000[(2000 xfl

++−= = 3123,1056 Hz

Besarnya frekuensi atas (upper frequency = f ) dapat dihitung dengan menggunakan

persamaan 2 – 12

h

BWff lh += = 3123.1056 Hz + 2000 Hz = 5123.1056 Hz

Besarnya oω dapat di cari juga dengan menggunakan

oω = 2 . 0. fπ ………………………………………( 2 – 16)

Sehingga

oω = 2 . π . 4000 Hz

= 25.132741 rad/sec.

Page 38: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

BAB III

PERANCANGAN TAPIS KAPASITOR TERSAKLAR

Di dalam merancang untai tapis dengan kapasitor tersaklar perlu diperhatikan

adanya frekuensi detak yang akan mengaktifkan saklar-saklar MOS yang dipergunakan,

frekuensi detak ini yang menentukan watak tapis dengan kapasitor tersaklar. Hal ini

merupakan salah satu cara untuk mengubah tapis dengan kapasitor tersaklar.

3.1 Pembangkit detak dua fase non overlap

Untai frekuensi detak untuk penyaklaran saklar MOS berupa pembangkit detak

dua fase yang tidak saling tumpang tindih (non-overlap). Untuk mendapatkan detak yang

–overlap digunakan rangkaian seperti yang ditunjukkan pada Gambar 3 – 1.

Keluaran rangkaian ini berupa 1φ dan 2φ , yang keduanya tidak saling tumpang

tindih. Besarnya frekuensi isyarat keluaran detak adalah setengah dari frekuensi masukan.

Sedangkan lebar sela antara 1φ dan 2φ , ditentukan oleh konstanta waktu RC yang

terdapat pada flip-flop pertama dari Gambar 3 – 1.

Page 39: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Gambar 3 – 1 (a). Untai pembangkit detak dua fase non-overlap, (b). bentuk gelombang penyaklaran.

Frekuensi masukan pembangkit detak dua fase non-overlap dihasilkan dari

pembangkit detak yang dapat dikendalikan tegangan.

3.2. Untai Tapis Pelewat Jalur

Realisasi untai tapis pelewat jalur dengan menggunakan kapasitor tersaklar, dalam

hal ini didasarkan pada untai tapis analog pelewat jalur dengan untai Biquad.

Dengan menggantikan resistor pada untai analog Biquad dengan kapasitor

tersaklar bias menghasilkan untai tapis dengan kapasitor tersaklar. Namun dalam hal ini

perlu memperhatikan posisi saklar agar didapatkan kombinasi yang tepat. Dalam untai

Biquad analog terdapat penguat membalik dengan perolehan satu,dengan sama 1R

Page 40: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

dengan (pada untai analog). Sehingga untuk merealisasikan ke untai kapasitor

tersaklar untai pembalik ini bisa digantikan dengan kombinasi saklar. Kemudian seluruh

nilai kapasitor, sampai dengan , dibuat mempunyai nilai kapasitansi yang sama.

Sehingga hanya dua buah kapasitor tersaklar yang dipakai untuk membentuk tapis

pelewat jalur orde pertama. Dengan demikian didapatkan penyederhanaan susunan

saklar pada untai ini. Untai kapasitor tersaklar pelewat jalur dapat dilihat pada Gambar 3

– 2.

2R

1C 4C

.

.

+

-

.

.

3

2

14

5

.

.

.C

+

-

.

3

2

14

5

CR1.

.

.

.

.

CR2

Gambar 3 – 2. BPF dengan kapasitor tersaklar.

Watak alih tapis pelewat jalur dengan kapasitor tersaklar ini dapat dilihat pada

tapis analog, dengan menggantikan resistor menggunakan kapasitor tersaklar setaranya.

Frekuensi pusat tapis ini ditentukan oleh nilai-nilai kapasitor yang terdapat pada umpan

balik integrator dan kapasitor-kapasitor tersaklar pengganti resistor dapat dituliskan

seperti pada persamaan 3 – 1. Sedangkan factor kualitas dari untai ini, yang diturunkan

dari penguat analog Biquad, dapat dinyatakan seperti pada persamaan berikut :

Page 41: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

21 . RRclk

o CCC

F=ω …………………………………(3 – 1)

1

2

R

R

CCQ = …………………………………….(3 – 2)

Untuk perancangan untai pelewat jalur dengan kapasitor tersaklar, selain

spesifikasi tapis, perlu diketahui terlebih dahulu frekuensi penyaklaran tapis, serta salah

satu dari : kapasitor-kapasitor tersaklar atau kapasitor pada umpan balik negativ

integrator. Jadi bila telah diketahui 0ω , Q, Fclock, dan nilai-nilai kapasitor utama, maka

langkah perancangan tinggal mencari nilai-nilai kapasitor tersaklar. Pada tapis analog

diketahui bahwa saat normalisasi didapatkan

1RC = 0ω C / (Q ). ………………………...(3 – 3) clkF

2RC = 0ω C Q / ………………………...(3 – 4) clkF

Dalam perancangan didapat nilai-nilai untuk dan ,adalah : 1RC 2RC

Ditentukan nilai C = 1 nF, = 150 KHz, dan clkF 0ω = 25.132741 rad/sec

Untuk merealisasikan tapis pelewat jalur dengan kapasitor tersaklar dengan orde

pola dasar lebih dari satu diperlukan untai yang harus dikaskade. Untuk mengkaskade

dua atau lebih untai Biquad dengan kapasitor perlu diperhatikan posisi penyaklaran.

Page 42: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

29

BAB IV

DATA PENGAMATAN

Realisasi kapasitor tersaklar menggunakan komponen-komponen utama berupa

kapasitor dan saklar. Nilai –nilai kapasitor dicari dengan menggunakan perumusan yang

telah dijelaskan pada bab sebelumnya. Hasil perhitungan nilai-nilai kapasitor yang

dipakai untuk membuat,dicantumkan pada bab ini. Untai realisasi tapis dengan

menggunakan kapasitor tersaklar secara lengkap terdapat pada bagian ini.

Salah satu watak tapis yang diamati adalah tenggapan frekuensi tapis. Tanggapan

frekuensi tapis dinyatakan dalam besaran yang merupakan perbandingan tegangan isyarat

keluaran tapis, dengan tegangan isyarat masukan tapis sebagai fungsi dari frekuensi

isyarat.

Setelah didapatkan tenggapan frekuensi tapis, maka perlu diketahui beberapa hala

dari tapis pelewat jalur, yaitu frekuensi pusat dan lebar jalur (BW).

4.1 Nilai-nilai Perancangan Tapis Pelewat Jalur

Nilai-nilai komponen yang dipakai untuk membangun untai kapasitor dan untai

tapis diberikan pada bagian ini.

Spesifikasi tapis pelewat jalur dan nilai-nilai komponen yang dipakai untuk

merealisasikan tapis dengan kapasitor tersaklar adalah sebagai berikut :

n = 2

qc = 2

Page 43: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

30

Fo = 4 KHz

Fclk = 150 KHz

Q = 2

BW = 2000 Hz

0ω = π2 . 0f

= 25,132741 rad/sec

oiω = oω / BW

= 12,566371 rad/sec

2oω = oω . BW

= 50,26548 rad/sec

Pada perancangan, dibuat untuk semua nilai C = 1 nF

Untuk oiω = 12,566371 rad/sec dan ω 02 = 50,26548 rad/sec.

= 11RC oiω C / ( Q . Fclk )

= 40 pF

= 20 + 20 = 40 pF

C = 21R oiω C / Fclk

= 80 pF

= 20pF + 20 pF + 20 pF + 20 pF

C = 12R oiω C / ( Q . Fclk )

` = 0,17 µ F

= 0,15 µ F + 0,01µ F + 0,01µ F

Page 44: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

31

C = 22R ω 02 C / Fclk

= 0,33 µ F

4.2 Pengamatan Tanggapan Frekuensi

Untuk mendapatkan perbandingan besar isyarat keluaran dengan isyarat masukan,

dilakukan pengamatan dengan cara memberikan isyarat pada masukan yang telah

diketahui frekuensinya dan dengan mengukur amplitudonya, kemudian melihat besar

amplitudo isyarat keluaran tapis. Hal ini dilakukan untuk beberapa macam frekuensi

dalam jangkauan frekuensi-frekuensi audio yakni sekitar 800 Hz sampai 20 Khz.

Kemudian dari nilai-nilai yang diperoleh, dilakukan perbandingan antara nilai amplitudo

keluaran dengan amplitudo masukan. Tanggapan frekuensi tapis biasanya dinyatakan

dalam deci Bell (dB). Oleh karenanya, nilai perbandingan amplitudo tersebut perlu dicari

nilai logaritmisnya, lalu dikalikan dengan faktor 20. Bila dinyatakan dalam persamaan

menjadi :

A(f) = 20 log (Vout / Vin) dalam dB

A(f) menyatakan besar tanggapan sebagai fungsi frekuensi. Tanggapan akan bernilai

positif bila amplitude keluaran lebih besar dari amplitude masukan, bernilai nol bila

masukan sama dengan keluaran, dan bernilai negative bila keluaran lebih kecil dari

masukan.

Setelah mendapatkan besarnya tanggapan untuk tiap-tiap frekuensi tertentu, agar

dapat mengetahui juga kurva tanggapan tapis maka perlu digambarkan grafik hubungan

antara besar perolehan dengan frekuensi.

Page 45: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

32

4.2.1 Tapis Pelewat Jalur

Tanggapan tapis pelewat jalur dengan menggunakan kapasiyor tersaklar dapat

dilihat pada tebel 4 – 1, dan dengan gambar 4 – 1. Sedangkan untuk tanggapan tapis

secara perhitungan terdapat pada table 4 – 1. Tanggapan secara teoritis dari pelewat jalur

orde ke-2 dengan fo = 4 KHz, qc = 2, dapat dicari dengan memakai persamaan

sebagai berikut.

])/.()[()/.(

)(2

101222

1

211

1 QffffQff

fTo

o

+−=

])/.()[()/.(

)(2

202222

02

2202

2 QffffQff

fT+−

=

)](*)(log[20)( 21 fTfTfA t =

dengan dan merupakan fungsi alih tegangan untuk tiap orde, sedangkan

tanggapan tapis keseluruhan dinyatakan dalam A(f), dengan nilai = = 3123,1056

Hz dan = = 5123,1036 Hz, dan

)(1 fT )(2 fT

01f lf

02f hf 21 QQ = = 2.

Tabel 4 – 1. BPF N = 2, Fclk = 150 KHz, Vi = 3Vpp Frekuensi (Hz) Vo (V) A (dB) At (dB)

800 0,010 - 49,5439 - 40,98291000 0,020 - 43,5227 - 37,11191200 0,045 - 36,4782 - 33,86291500 0,060 - 33,9794 - 29,67461700 0,080 - 31,4804 - 25,43422000 0,100 - 29,5433 - 23,62882200 0,400 - 17,5033 - 21,33633000 0,900 - 10,4575 - 11,51873200 1,150 - 8,3360 - 8,51473400 1,250 - 7,6056 - 4,97133600 1,480 - 6,1377 - 0,41363800 1,500 - 6,0206 2,14923900 1,500 - 6,0206 4,5650

Page 46: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

33

4000 1,480 - 6,1377 -1,478 x 10 7−

4200 1,430 - 6,4369 -2,74444400 1,375 - 6,7764 -1,55924600 1,300 - 7,2702 -1,18814800 1,100 - 8,7303 -1,02675000 1,000 - 9,5425 -0,95595500 0,600 -13,9794 -1,00766000 0,450 - 16,4781 -1,51937000 0,250 - 21,5839 1,43528000 0,150 - 26,0206 0,3552

10000 0,075 - 32,0412 0,155515000 0,030 - 40 0,0292620000 0,005 - 55,5034 0,01381

A (f) = 20 log (Vo / Vi) At (f) = 20 log [T1 (f) * T2(f)]

4.3 Karakteristik Tapis Pelewat Jalur dengan Kapasitor Tersaklar

Untuk mengetahui kebenaran dari tapis pelewat jalur yang telah dibuat yang

dibandingkan dengan watak tapis pelewat jalur perancangan, maka dari watak yang telah

digambarkan perlu diketahui beberapa hal antara lain, dicari lebar pita pelewat dan

frekuensi pusat pelewat.

Frekuensi pusat pada tapis pelewat jalur merupakan frekuensi dengan penguatan

yang paling besar atau penguatan pada puncak kurva tanggapan frekuensi tapis pelewat

jalur. Dalam hasil pengamatan, penguatan maksimal sebesar -6,0206 dB yang terdapat

pada frekuensi 3900 Hz.

Lebar jalur pelewat pada BPF dapat ditentukan dengan mencari frekuensi

setengah daya (frekeunsi 3 – dB) pada kedua sisi peralihan tapis. Bila frekensi 3 – dB

yang berada di atas frekuensi pusat dinyatakan dengan hff =02 dan frekuensi 3 – dB

yang berada di bawah frekuensi pusat dinyatakan dengan lff =01 , maka lebar pelewat

dinyatakan sebagai

Page 47: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

34

BW = 0102 ff −

4.3.1. Hubungan Frekuensi penyaklaran dengan tanggapan frekuensi

Untuk mengetahui pengaruh frekuensi penyaklar terhadap tanggapan frekuensi

dari Butterworth dengan kapasitor tersaklar, dilakukan pengamatan terhadap frekuensi

pusat.

Besar frekuensi pusat pada tapis pelewat jalur dinyatakan sebagai :

oϖ = C

Fclk ).( 21 RR CC

dengan

oω = 2π Fo, maka

Fo = C

Fclk.2π

).( 21 RR CC

Dengan nilai kapasitor-kapasitor C, , dan yang sudah tertentu, maka hubungan

Fo terhadap Fclk adalah linier. Dari sini terlihat bahwa bila Fclk naik maka Fo akan naik

dan sebaliknya.

1RC 2RC

Page 48: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

BAB V

PENUTUP

Tapis dalam pengolahan isyarat listrik memiliki arti mengambil suatu komponen

frekuensi tertentu dari suatu isyarat dan menolak komponen frekuensi lain.

Tapis Butterwoth adalah tapis yang memiliki tanggapan datar secara meksimal

pada jalur pelewat. Sebuah hambatan dapat diganti dengan menggunakan kapasitor

tersaklar yang dinyatakan dengan Req = RclkCF

1 dengan adalah frekuensi clock dan

adalah kapasitor tersaklar dan Req adalah resistansi.

clkf

RC

Perancangan tapis Butterworth dengan menggunakan kapasitor tersaklar bias

dilakukan dengan terlebih dulu merancang untai analognya dan kemudian merealisasikan

kedalam untai yang memakai kapasitor tersaklar, dengan menggantikan resistor dengan

kapasitor tersaklar.

Untai keempat jenis tapis Butterworth dengan menggunakan kapasitor tersaklar

yang telah direalisasikan dengan frekuensi penyaklar 150 KHz. Untuk BPF fo = 400 Hz,

f = 3123,1056 Hz, f = 5123,1056 Hz, dan BW = 2 KHz. 01 02

Beberapa hal yang dapat menyebabkan kesalahan watak tapis hasil perancangan

jika dibandingkan dengan perhitungan antara lain : sifat-sifat dari komponen pembangun

untai tapis, dan adanya pendekatan yang diterapkan pada perhitungan saat perancangan.

Page 49: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

DAFTAR PUSTAKA

• Eko Putranto, Afgianto, Penapis Aktif Elektronika : teori dan Praktek,

C.V. Gava Media Yogyakarta

• Franco, S., Design with Operational Amplifier and Analog Integrated

Circuit, Mc Graww Hill Book Co., Singapore, 1988.

• Parker, S P., Mc Graw Hill Concise Encyclopedia of Science and

Technology, Mc Graw Hill, Inc., New York, 1984.

• Http://www.yahoo.com

• Http://www.Panorama.net

36

Page 50: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR
Page 51: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

U1C

CD4093B

8

910

995114071

Pembangkit Detak dua f ase

A

1 1Sunday , January 28, 2007

Title

Size Document Number Rev

Date: Sheet of

Vin

U3B

CD4093B

5

64

R1

1k5

Q-1

+ VCC

U5B

CD4013B

8

9

11

13

12

10SE

T

D

CLK

Q

Q

RES

ET

Q-2

200pFC

U2D

CD4093B

13

1211

U4A

CD4093B

1

23

U6A

CD4013B

6

5

3

1

2

4SE

T

D

CLK

Q

Q

RES

ET

R2

VCC

Page 52: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Q2

+

-

LF353N

8

12

4

3

Q2

C

C

C

EN11 1 >>< <

U5A

4016

2113

EN11 1 >>< <

U2B

4016

101112

CR11

Q1

EN11 1 >>< <

U6B

4016

101112

Q1

+

-

LF353N

8

12

4

3

Q1

Q2

Q2

Q1

C

Q2

VoiVin

EN11 1 >>< <

U1A

4016

21Q1

+

-

LF353N

8

76

4

5

Q1

C

CR21

EN11 1 >>< <

U1A

4016

21Q1

CR22

+

-

LF353N

8

76

4

5

EN11 1 >>< <

U6B

4016

101112

EN11 1 >>< <

U7D

4016

986

Vout

C

Q2

EN11 1 >>< <

U3C

4016

345

EN11 1 >>< <

U2B

4016

101112

CR12

C

995114071

BPF N=2 DENGAN KAPASITOR TERSAKLAR

A

1 1Sunday , February 04, 2007

Title

Size Document Number Rev

Date: Sheet of

Voi

EN11 1 >>< <

U3C

4016

345

EN11 1 >>< <

U5A

4016

2113

Q1

C

EN11 1 >>< <

U7D

4016

986

Page 53: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

LF353Wide Bandwidth Dual JFET Input Operational AmplifierGeneral DescriptionThese devices are low cost, high speed, dual JFET inputoperational amplifiers with an internally trimmed input offsetvoltage (BI-FET II™ technology). They require low supplycurrent yet maintain a large gain bandwidth product and fastslew rate. In addition, well matched high voltage JFET inputdevices provide very low input bias and offset currents. TheLF353 is pin compatible with the standard LM1558 allowingdesigners to immediately upgrade the overall performance ofexisting LM1558 and LM358 designs.

These amplifiers may be used in applications such as highspeed integrators, fast D/A converters, sample and holdcircuits and many other circuits requiring low input offsetvoltage, low input bias current, high input impedance, highslew rate and wide bandwidth. The devices also exhibit lownoise and offset voltage drift.

Featuresn Internally trimmed offset voltage: 10 mVn Low input bias current: 50pAn Low input noise voltage: 25 nV/√Hzn Low input noise current: 0.01 pA/√Hzn Wide gain bandwidth: 4 MHzn High slew rate: 13 V/µsn Low supply current: 3.6 mAn High input impedance: 1012Ωn Low total harmonic distortion : ≤0.02%n Low 1/f noise corner: 50 Hzn Fast settling time to 0.01%: 2 µs

Typical Connection

00564914

Simplified Schematic1/2 Dual

00564916

Connection DiagramDual-In-Line Package

00564917

Top ViewOrder Number LF353M, LF353MX or LF353N

See NS Package Number M08A or N08E

BI-FET II™ is a trademark of National Semiconductor Corporation.

December 2003LF353

Wide

Bandw

idthD

ualJFET

InputO

perationalAm

plifier

© 2003 National Semiconductor Corporation DS005649 www.national.com

Page 54: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Absolute Maximum Ratings (Note 1)

If Military/Aerospace specified devices are required,please contact the National Semiconductor Sales Office/Distributors for availability and specifications.

Supply Voltage ±18V

Power Dissipation (Note 2)

Operating Temperature Range 0˚C to +70˚C

Tj(MAX) 150˚C

Differential Input Voltage ±30V

Input Voltage Range (Note 3) ±15V

Output Short Circuit Duration Continuous

Storage Temperature Range −65˚C to +150˚C

Lead Temp. (Soldering, 10 sec.) 260˚C

Soldering InformationDual-In-Line Package

Soldering (10 sec.) 260˚C

Small Outline Package

Vapor Phase (60 sec.) 215˚C

Infrared (15 sec.) 220˚C

See AN-450 “Surface Mounting Methods and Their Effecton Product Reliability” for other methods of solderingsurface mount devices.

ESD Tolerance (Note 8) 1000V

θJA M Package TBD

Note 1: Absolute Maximum Ratings indicate limits beyond which damage tothe device may occur. Operating ratings indicate conditions for which thedevice is functional, but do not guarantee specific performance limits. Elec-trical Characteristics state DC and AC electrical specifications under particu-lar test conditions which guarantee specific performance limits. This assumesthat the device is within the Operating Ratings. Specifications are not guar-anteed for parameters where no limit is given, however, the typical value is agood indication of device performance.

DC Electrical Characteristics(Note 5)

Symbol Parameter Conditions LF353 Units

MIn Typ Max

VOS Input Offset Voltage RS=10kΩ, TA=25˚C 5 10 mV

Over Temperature 13 mV

∆VOS/∆T Average TC of Input Offset Voltage RS=10 kΩ 10 µV/˚C

IOS Input Offset Current Tj=25˚C, (Notes 5, 6) 25 100 pA

Tj≤70˚C 4 nA

IB Input Bias Current Tj=25˚C, (Notes 5, 6) 50 200 pA

Tj≤70˚C 8 nA

RIN Input Resistance Tj=25˚C 1012 ΩAVOL Large Signal Voltage Gain VS=±15V, TA=25˚C 25 100 V/mV

VO=±10V, RL=2 kΩOver Temperature 15 V/mV

VO Output Voltage Swing VS=±15V, RL=10kΩ ±12 ±13.5 V

VCM Input Common-Mode Voltage VS=±15V ±11 +15 V

Range −12 V

CMRR Common-Mode Rejection Ratio RS≤ 10kΩ 70 100 dB

PSRR Supply Voltage Rejection Ratio (Note 7) 70 100 dB

IS Supply Current 3.6 6.5 mA

AC Electrical Characteristics(Note 5)

Symbol Parameter Conditions LF353 Units

Min Typ Max

Amplifier to Amplifier Coupling TA=25˚C, f=1 Hz−20 kHz −120 dB

(Input Referred)

SR Slew Rate VS=±15V, TA=25˚C 8.0 13 V/µs

GBW Gain Bandwidth Product VS=±15V, TA=25˚C 2.7 4 MHz

en Equivalent Input Noise Voltage TA=25˚C, RS=100Ω, 16

f=1000 Hz

in Equivalent Input Noise Current Tj=25˚C, f=1000 Hz 0.01

LF35

3

www.national.com 2

Page 55: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

AC Electrical Characteristics (Continued)(Note 5)

Symbol Parameter Conditions LF353 Units

Min Typ Max

THD Total Harmonic Distortion AV=+10, RL=10k,VO=20Vp−p,BW=20 Hz-20 kHz

<0.02 %

Note 2: For operating at elevated temperatures, the device must be derated based on a thermal resistance of 115˚C/W typ junction to ambient for the N package,and 158˚C/W typ junction to ambient for the H package.

Note 3: Unless otherwise specified the absolute maximum negative input voltage is equal to the negative power supply voltage.

Note 4: The power dissipation limit, however, cannot be exceeded.

Note 5: These specifications apply for VS=±15V and 0˚C≤TA≤+70˚C. VOS, IBand IOS are measured at VCM=0.

Note 6: The input bias currents are junction leakage currents which approximately double for every 10˚C increase in the junction temperature, Tj. Due to the limitedproduction test time, the input bias currents measured are correlated to junction temperature. In normal operation the junction temperature rises above the ambienttemperature as a result of internal power dissipation, PD. Tj=TA+θjA PD where θjA is the thermal resistance from junction to ambient. Use of a heat sink isrecommended if input bias current is to be kept to a minimum.

Note 7: Supply voltage rejection ratio is measured for both supply magnitudes increasing or decreasing simultaneously in accordance with common practice. VS= ±6V to ±15V.

Note 8: Human body model, 1.5 kΩ in series with 100 pF.

Typical Performance CharacteristicsInput Bias Current Input Bias Current

0056491800564919

Supply Current Positive Common-Mode Input Voltage Limit

0056492000564921

LF353

www.national.com3

Page 56: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Typical Performance Characteristics (Continued)

Negative Common-Mode Input Voltage Limit Positive Current Limit

00564922 00564923

Negative Current Limit Voltage Swing

00564924 00564925

Output Voltage Swing Gain Bandwidth

00564926 00564927

LF35

3

www.national.com 4

Page 57: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Typical Performance Characteristics (Continued)

Bode Plot Slew Rate

00564928 00564929

Distortion vs. Frequency Undistorted Output Voltage Swing

0056493000564931

Open Loop Frequency Response Common-Mode Rejection Ratio

00564932 00564933

LF353

www.national.com5

Page 58: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Typical Performance Characteristics (Continued)

Power Supply Rejection Ratio Equivalent Input Noise Voltage

0056493400564935

Open Loop Voltage Gain (V/V) Output Impedance

00564936 00564937

Inverter Settling Time

00564938

LF35

3

www.national.com 6

Page 59: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Pulse ResponseSmall Signaling Inverting

00564904

Large Signal Inverting

00564906

Small Signal Non-Inverting

00564905

Large Signal Non-Inverting

00564907

Current Limit (RL = 100Ω)

00564908

Application HintsThese devices are op amps with an internally trimmed inputoffset voltage and JFET input devices (BI-FET II). TheseJFETs have large reverse breakdown voltages from gate tosource and drain eliminating the need for clamps across theinputs. Therefore, large differential input voltages can easilybe accommodated without a large increase in input current.The maximum differential input voltage is independent of the

supply voltages. However, neither of the input voltagesshould be allowed to exceed the negative supply as this willcause large currents to flow which can result in a destroyedunit.

Exceeding the negative common-mode limit on either inputwill force the output to a high state, potentially causing areversal of phase to the output. Exceeding the negativecommon-mode limit on both inputs will force the amplifieroutput to a high state. In neither case does a latch occur

LF353

www.national.com7

Page 60: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Application Hints (Continued)

since raising the input back within the common-mode rangeagain puts the input stage and thus the amplifier in a normaloperating mode.

Exceeding the positive common-mode limit on a single inputwill not change the phase of the output; however, if bothinputs exceed the limit, the output of the amplifier will beforced to a high state.

The amplifiers will operate with a common-mode input volt-age equal to the positive supply; however, the gain band-width and slew rate may be decreased in this condition.When the negative common-mode voltage swings to within3V of the negative supply, an increase in input offset voltagemay occur.

Each amplifier is individually biased by a zener referencewhich allows normal circuit operation on ±6V power sup-plies. Supply voltages less than these may result in lowergain bandwidth and slew rate.

The amplifiers will drive a 2 kΩ load resistance to ±10V overthe full temperature range of 0˚C to +70˚C. If the amplifier isforced to drive heavier load currents, however, an increasein input offset voltage may occur on the negative voltageswing and finally reach an active current limit on both posi-tive and negative swings.

Precautions should be taken to ensure that the power supplyfor the integrated circuit never becomes reversed in polarity

or that the unit is not inadvertently installed backwards in asocket as an unlimited current surge through the resultingforward diode within the IC could cause fusing of the internalconductors and result in a destroyed unit.

As with most amplifiers, care should be taken with leaddress, component placement and supply decoupling in orderto ensure stability. For example, resistors from the output toan input should be placed with the body close to the input tominimize “pick-up” and maximize the frequency of the feed-back pole by minimizing the capacitance from the input toground.

A feedback pole is created when the feedback around anyamplifier is resistive. The parallel resistance and capacitancefrom the input of the device (usually the inverting input) to ACground set the frequency of the pole. In many instances thefrequency of this pole is much greater than the expected 3dB frequency of the closed loop gain and consequently thereis negligible effect on stability margin. However, if the feed-back pole is less than approximately 6 times the expected 3dB frequency a lead capacitor should be placed from theoutput to the input of the op amp. The value of the addedcapacitor should be such that the RC time constant of thiscapacitor and the resistance it parallels is greater than orequal to the original feedback pole time constant.

Detailed Schematic

00564909

LF35

3

www.national.com 8

Page 61: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Typical ApplicationsThree-Band Active Tone Control

00564939

00564940

Note 1: All controls flat.

Note 2: Bass and treble boost, mid flat.

Note 3: Bass and treble cut, mid flat.

Note 4: Mid boost, bass and treble flat.

Note 5: Mid cut, bass and treble flat.

• All potentiometers are linear taper

• Use the LF347 Quad for stereo applications

LF353

www.national.com9

Page 62: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Typical Applications (Continued)

Improved CMRR Instrumentation Amplifier

00564941

Fourth Order Low Pass Butterworth Filter

00564942

LF35

3

www.national.com 10

Page 63: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Typical Applications (Continued)

Fourth Order High Pass Butterworth Filter

00564943

LF353

www.national.com11

Page 64: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Typical Applications (Continued)

Ohms to Volts Converter

00564944

LF35

3

www.national.com 12

Page 65: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Physical Dimensions inches (millimeters) unless otherwise noted

Order Number LF353M or LF353MXNS Package Number M08A

Molded Dual-In-Line PackageOrder Number LF353N

NS Package N08E

LF353

www.national.com13

Page 66: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Notes

LIFE SUPPORT POLICY

NATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORTDEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT AND GENERALCOUNSEL OF NATIONAL SEMICONDUCTOR CORPORATION. As used herein:

1. Life support devices or systems are devices orsystems which, (a) are intended for surgical implantinto the body, or (b) support or sustain life, andwhose failure to perform when properly used inaccordance with instructions for use provided in thelabeling, can be reasonably expected to result in asignificant injury to the user.

2. A critical component is any component of a lifesupport device or system whose failure to performcan be reasonably expected to cause the failure ofthe life support device or system, or to affect itssafety or effectiveness.

BANNED SUBSTANCE COMPLIANCE

National Semiconductor certifies that the products and packing materials meet the provisions of the Customer ProductsStewardship Specification (CSP-9-111C2) and the Banned Substances and Materials of Interest Specification(CSP-9-111S2) and contain no ‘‘Banned Substances’’ as defined in CSP-9-111S2.

National SemiconductorAmericas CustomerSupport CenterEmail: [email protected]: 1-800-272-9959

National SemiconductorEurope Customer Support Center

Fax: +49 (0) 180-530 85 86Email: [email protected]

Deutsch Tel: +49 (0) 69 9508 6208English Tel: +44 (0) 870 24 0 2171Français Tel: +33 (0) 1 41 91 8790

National SemiconductorAsia Pacific CustomerSupport CenterEmail: [email protected]

National SemiconductorJapan Customer Support CenterFax: 81-3-5639-7507Email: [email protected]: 81-3-5639-7560

www.national.com

LF35

3W

ide

Ban

dwid

thD

ualJ

FET

Inpu

tO

pera

tiona

lAm

plifi

er

National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications.

Page 67: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

JFET Input Operational Amplifiers

These low cost JFET input operational amplifiers combine twostate–of–the–art analog technologies on a single monolithic integratedcircuit. Each internally compensated operational amplifier has well matchedhigh voltage JFET input devices for low input offset voltage. The JFETtechnology provides wide bandwidths and fast slew rates with low input biascurrents, input offset currents, and supply currents.

These devices are available in single, dual and quad operationalamplifiers which are pin–compatible with the industry standard MC1741,MC1458, and the MC3403/LM324 bipolar devices.

• Input Offset Voltage of 5.0 mV Max (LF347B)

• Low Input Bias Current: 50 pA

• Low Input Noise Voltage: 16 nV/ Hz

• Wide Gain Bandwidth: 4.0 MHz

• High Slew Rate: 13V/µs

• Low Supply Current: 1.8 mA per Amplifier

• High Input Impedance: 1012 Ω• High Common Mode and Supply Voltage Rejection Ratios: 100 dB

MAXIMUM RATINGS

Rating Symbol Value Unit

Supply Voltage VCC +18 VVEE –18

Differential Input Voltage VID ±30 V

Input Voltage Range (Note 1) VIDR ±15 V

Output Short Circuit Duration (Note 2) tSC Continuous

Power Dissipation at TA = +25°C PD 900 mWDerate above TA =+25°C 1/θJA 10 mW/°C

Operating Ambient Temperature Range TA 0 to +70 °C

Operating Junction Temperature Range TJ 115 °C

Storage Temperature Range Tstg – 65 to+150

°C

NOTES: 1. Unless otherwise specified, the absolute maximum negative input voltage islimited to the negative power supply.

2. Any amplifier output can be shorted to ground indefinitely. However, if more thanone amplifier output is shorted simultaneously, maximum junction temperaturerating may be exceeded.

ON Semiconductor

Semiconductor Components Industries, LLC, 2002

March, 2002 – Rev. 11 Publication Order Number:

LF347/D

LF347, BLF351LF353

FAMILY OF JFETOPERATIONAL AMPLIFIERS

D SUFFIXPLASTIC PACKAGE

CASE 751(SO–8)

N SUFFIXPLASTIC PACKAGE

CASE 626

1

1

8

8

Output A

Inputs A

VEE

VCC

Output B

Inputs B

LF351(Top View)

LF353(Top View)

Offset Null

Invt Input

Noninvt Input

VEE

NC

VCC

Output

Offset Null

1

2

3

4

8

7

6

5

+

-

-

-+

+

A

B

1

2

3

4

8

7

6

5

PIN CONNECTIONS

N SUFFIXPLASTIC PACKAGE

CASE 64614

1

(Top View)

Out 1

Inputs 1

VCC

Inputs 2

Out 2

Out 4

Inputs 4

VEE

Inputs 3

Out 3

1

2

3

4

5

6

7 8

9

10

11

12

13

14

4

2 3

+ +

+ +

1

- -

- -

PIN CONNECTIONS

ORDERING INFORMATION

FunctionDevice PackageOperating

Temperature Range

LF351DLF351N

SingleSingle

TA = 0° to +70°C

SO–8Plastic DIP

LF353DLF353N

DualDual

SO–8Plastic DIP

LF347BNLF347N

QuadQuad

Plastic DIPPlastic DIP

Page 68: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

LF347, B LF351 LF353

http://onsemi.com2

ELECTRICAL CHARACTERISTICS (VCC = +15 VEE = –15 V, TA = 25°C, unless otherwise noted.)

LF347B LF347, LF351, LF353

Characteristic Symbol Min Typ Max Min Typ Max Unit

Input Offset Voltage (RS ≤ 10 k, VCM = 0) VIO mVTA = +25°C – 1.0 5.0 – 5.0 100°C ≤ TA ≤ +70°C – – 8.0 – – 13

Avg. Temperature Coefficient of Input Offset Voltage ∆VIO/∆T µV/°CRS ≤ 10 k, 0°C ≤ TA ≤ +70°C – 10 – – 10 –

Input Offset Current (VCM = 0, Note 3) IIOTA = +25°C – 25 100 – 25 100 pA0°C ≤ TA ≤ +70°C – – 4.0 – – 4.0 nA

Input Bias Current (VCM = 0, Note 3) IIBTA = +25°C – 50 200 – 50 200 pA0°C ≤ TA ≤ +70°C – – 8.0 – – 8.0 nA

Input Resistance ri – 1012 – – 1012 – Ω

Common Mode Input Voltage Range VICR ±11 +15 – ±11 +15 – V–12 –12

Large–Signal Voltage Gain (VO = ±10 V, RL = 2.0 k) AVOL V/mVTA = +25°C 50 100 – 25 100 –0°C ≤ TA ≤ +70°C 25 – – 15 – –

Output Voltage Swing (RL = 10 k) VO ±12 ±14 – ±12 ±14 – V

Common Mode Rejection (RS ≤ 10 k) CMR 80 100 – 70 100 – dB

Supply Voltage Rejection (RS ≤ 10 k) PSRR 80 100 – 70 100 – dB

Supply Current ID mALF347 – 7.2 11 – 7.2 11LF351 – – – – 1.8 3.4LF353 – – – – 3.6 6.5

Short Circuit Current ISC – 25 – – 25 – mA

Slew Rate (AV = +1) SR – 13 – – 13 – V/µs

Gain–Bandwidth Product BWp – 4.0 – – 4.0 – MHz

Equivalent Input Noise Voltage en – 24 – – 24 – nV/ Hz√(RS = 100 Ω, f = 1000 Hz)

Equivalent Input Noise Current (f = 1000 Hz) in – 0.01 – – 0.01 – pA/ Hz√

Channel Separation (LF347, LF353) – – –120 – – –120 – dB1.0 Hz ≤ f ≤ 20 kHz (Input Referred)

For Typical Characteristic Performance Curves, refer to MC34001, 34002, 34004 data sheet.

NOTE: 3. Input bias currents of JFET input op amps approximately double for every 10°C rise in junction temperature. To maintain junction temperatures as close to ambient as is possible, pulse techniques are utilized during test.

Page 69: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

LF347, B LF351 LF353

http://onsemi.com3

OUTLINE DIMENSIONS

NOTES:1. DIMENSION L TO CENTER OF LEAD WHEN

FORMED PARALLEL.2. PACKAGE CONTOUR OPTIONAL (ROUND OR

SQUARE CORNERS).3. DIMENSIONING AND TOLERANCING PER ANSI

Y14.5M, 1982.

1 4

58

F

NOTE 2 –A–

–B–

–T–SEATING

PLANE

H

J

G

D K

N

C

L

M

MAM0.13 (0.005) B MT

DIM MIN MAX MIN MAX

INCHESMILLIMETERS

A 9.40 10.16 0.370 0.400

B 6.10 6.60 0.240 0.260

C 3.94 4.45 0.155 0.175

D 0.38 0.51 0.015 0.020

F 1.02 1.78 0.040 0.070

G 2.54 BSC 0.100 BSC

H 0.76 1.27 0.030 0.050

J 0.20 0.30 0.008 0.012

K 2.92 3.43 0.115 0.135

L 7.62 BSC 0.300 BSC

M --- 10 --- 10

N 0.76 1.01 0.030 0.040

D SUFFIXPLASTIC PACKAGE

CASE 751–05(SO–8)

ISSUE R

N SUFFIXPLASTIC PACKAGE

CASE 626–05ISSUE K

SEATING

PLANE

1

4

58

A0.25 M C B S S

0.25 M B M

h

C

X 45

L

DIM MIN MAX

MILLIMETERS

A 1.35 1.75

A1 0.10 0.25

B 0.35 0.49

C 0.18 0.25

D 4.80 5.00

E

1.27 BSCe

3.80 4.00

H 5.80 6.20

h

0 7 L 0.40 1.25

0.25 0.50

NOTES:1. DIMENSIONING AND TOLERANCING PER ASME

Y14.5M, 1994.2. DIMENSIONS ARE IN MILLIMETERS.3. DIMENSION D AND E DO NOT INCLUDE MOLD

PROTRUSION.4. MAXIMUM MOLD PROTRUSION 0.15 PER SIDE.5. DIMENSION B DOES NOT INCLUDE MOLD

PROTRUSION. ALLOWABLE DAMBARPROTRUSION SHALL BE 0.127 TOTAL IN EXCESSOF THE B DIMENSION AT MAXIMUM MATERIALCONDITION.

D

E H

A

B e

BA1

C A

0.10

Page 70: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

LF347, B LF351 LF353

http://onsemi.com4

OUTLINE DIMENSIONS

NOTES:1. LEADS WITHIN 0.13 (0.005) RADIUS OF TRUE

POSITION AT SEATING PLANE AT MAXIMUMMATERIAL CONDITION.

2. DIMENSION L TO CENTER OF LEADS WHENFORMED PARALLEL.

3. DIMENSION B DOES NOT INCLUDE MOLDFLASH.

4. ROUNDED CORNERS OPTIONAL.1 7

14 8

B

A

F

H G DK

C

N

L

J

M

SEATING

PLANE

DIM MIN MAX MIN MAX

MILLIMETERSINCHES

A 0.715 0.770 18.16 19.56

B 0.240 0.260 6.10 6.60

C 0.145 0.185 3.69 4.69

D 0.015 0.021 0.38 0.53

F 0.040 0.070 1.02 1.78

G 0.100 BSC 2.54 BSC

H 0.052 0.095 1.32 2.41

J 0.008 0.015 0.20 0.38

K 0.115 0.135 2.92 3.43

L 0.300 BSC 7.62 BSC

M 0 10 0 10

N 0.015 0.039 0.39 1.01

N SUFFIXPLASTIC PACKAGE

CASE 646–06ISSUE L

ON Semiconductor is a trademark and is a registered trademark of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the rightto make changes without further notice to any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its productsfor any particular purpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims anyand all liability, including without limitation special, consequential or incidental damages. “Typical” parameters which may be provided in SCILLC data sheetsand/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals” mustbe validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights nor the rights of others.SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applicationsintended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or deathmay occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold SCILLCand its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney feesarising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim alleges thatSCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal Opportunity/Affirmative Action Employer.

PUBLICATION ORDERING INFORMATIONJAPAN : ON Semiconductor, Japan Customer Focus Center4–32–1 Nishi–Gotanda, Shinagawa–ku, Tokyo, Japan 141–0031Phone : 81–3–5740–2700Email : [email protected]

ON Semiconductor Website : http://onsemi.com

For additional information, please contact your localSales Representative.

LF347/D

Literature Fulfillment :Literature Distribution Center for ON SemiconductorP.O. Box 5163, Denver, Colorado 80217 USAPhone : 303–675–2175 or 800–344–3860 Toll Free USA/CanadaFax: 303–675–2176 or 800–344–3867 Toll Free USA/CanadaEmail : [email protected]

N. American Technical Support : 800–282–9855 Toll Free USA/Canada

Page 71: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

TL/F/5982

CD

4093B

M/C

D4093B

CQ

uad

2-In

putN

AN

DSchm

ittTrig

ger

February 1993

CD4093BM/CD4093BC Quad2-Input NAND Schmitt Trigger

General DescriptionThe CD4093B consists of four Schmitt-trigger circuits. Each

circuit functions as a 2-input NAND gate with Schmitt-trigger

action on both inputs. The gate switches at different points

for positive and negative-going signals. The difference be-

tween the positive (VTa) and the negative voltage (VT

b) is

defined as hysteresis voltage (VH).

All outputs have equal source and sink currents and con-

form to standard B-series output drive (see Static Electrical

Characteristics).

FeaturesY Wide supply voltage range 3.0V to 15VY Schmitt-trigger on each input

with no external componentsY Noise immunity greater than 50%

Y Equal source and sink currentsY No limit on input rise and fall timeY Standard B-series output driveY Hysteresis voltage (any input) TA e 25§C

Typical VDD e 5.0V VH e 1.5V

VDD e 10V VH e 2.2V

VDD e 15V VH e 2.7V

Guaranteed VH e 0.1 VDD

ApplicationsY Wave and pulse shapersY High-noise-environment systemsY Monostable multivibratorsY Astable multivibratorsY NAND logic

Connection Diagram

Dual-In-Line Package

TL/F/5982–1

Top View

Order Number CD4093B

C1995 National Semiconductor Corporation RRD-B30M105/Printed in U. S. A.

Page 72: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Absolute Maximum Ratings (Notes 1 & 2)

If Military/Aerospace specified devices are required,

please contact the National Semiconductor Sales

Office/Distributors for availability and specifications.

DC Supply Voltage (VDD) b0.5 to a18 VDC

Input Voltage (VIN) b0.5 to VDD a0.5 VDC

Storage Temperature Range (TS) b65§C to a150§CPower Dissipation (PD)

Dual-In-Line 700 mW

Small Outline 500 mW

Lead Temperature (TL)

(Soldering, 10 seconds) 260§C

Recommended OperatingConditions (Note 2)

DC Supply Voltage (VDD) 3 to 15 VDC

Input Voltage (VIN) 0 to VDD VDC

Operating Temperature Range (TA)

CD4093BM b55§C to a125§CCD4093BC b40§C to a85§C

DC Electrical Characteristics CD4093BM (Note 2)

Symbol Parameter Conditionsb55§C a25§C a125§C

UnitsMin Max Min Typ Max Min Max

IDD Quiescent Device VDD e 5V 0.25 0.25 7.5 mA

Current VDD e 10V 0.5 0.5 15.0 mA

VDD e 15V 1.0 1.0 30.0 mA

VOL Low Level VIN e VDD, lIOl k 1 mA

Output Voltage VDD e 5V 0.05 0 0.05 0.05 V

VDD e 10V 0.05 0 0.05 0.05 V

VDD e 15V 0.05 0 0.05 0.05 V

VOH High Level VIN e VSS, lIOl k 1 mA

Output Voltage VDD e 5V 4.95 4.95 5 4.95 V

VDD e 10V 9.95 9.95 10 9.95 V

VDD e 15V 14.95 14.95 15 14.95 V

VTb Negative-Going Threshold lIOl k 1 mA

Voltage (Any Input) VDD e 5V, VO e 4.5V 1.3 2.25 1.5 1.8 2.25 1.5 2.3 V

VDD e 10V, VO e 9V 2.85 4.5 3.0 4.1 4.5 3.0 4.65 V

VDD e 15V, VO e 13.5V 4.35 6.75 4.5 6.3 6.75 4.5 6.9 V

VTa Positive-Going Threshold lIOl k 1 mA

Voltage (Any Input) VDD e 5V, VO e 0.5V 2.75 3.65 2.75 3.3 3.5 2.65 3.5 V

VDD e 10V, VO e 1V 5.5 7.15 5.5 6.2 7.0 5.35 7.0 V

VDD e 15V, VO e 1.5V 8.25 10.65 8.25 9.0 10.5 8.1 10.5 V

VH Hysteresis (VTa b VT

b) VDD e 5V 0.5 2.35 0.5 1.5 2.0 0.35 2.0 V

(Any Input) VDD e 10V 1.0 4.30 1.0 2.2 4.0 0.70 4.0 V

VDD e 15V 1.5 6.30 1.5 2.7 6.0 1.20 6.0 V

IOL Low Level Output VIN e VDD

Current (Note 3) VDD e 5V, VO e 0.4V 0.64 0.51 0.88 0.36 mA

VDD e 10V, VO e 0.5V 1.6 1.3 2.25 0.9 mA

VDD e 15V, VO e 1.5V 4.2 3.4 8.8 2.4 mA

IOH High Level Output VIN e VSS

Current (Note 3) VDD e 5V, VO e 4.6V b0.64 0.51 b0.88 b0.36 mA

VDD e 10V, VO e 9.5V b1.6 b1.3 b2.25 b0.9 mA

VDD e 15V, VO e 13.5V b4.2 b3.4 b8.8 b2.4 mA

IIN Input Current VDD e 15V, VIN e 0V b0.1 b10b5 b0.1 b1.0 mA

VDD e 15V, VIN e 15V 0.1 10b5 0.1 1.0 mA

Note 1: ‘‘Absolute Maximum Ratings’’ are those values beyond which the safety of the device cannot be guaranteed; they are not meant to imply that the devices

should be operated at these limits. The table of ‘‘Recommended Operating Conditions’’ and ‘‘Electrical Characteristics’’ provides conditions for actual device

operation.

Note 2: VSS e 0V unless otherwise specified.

Note 3: IOH and IOL are tested one output at a time.

2

Page 73: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

DC Electrical Characteristics CD4093BC (Note 2)

Symbol Parameter Conditionsb40§C a25§C a85§C

UnitsMin Max Min Typ Max Min Max

IDD Quiescent Device VDD e 5V 1.0 1.0 7.5 mA

Current VDD e 10V 2.0 2.0 15.0 mA

VDD e 15V 4.0 4.0 30.0 mA

VOL Low Level VIN e VDD, lIOl k 1 mA

Output Voltage VDD e 5V 0.05 0 0.05 0.05 V

VDD e 10V 0.05 0 0.05 0.05 V

VDD e 15V 0.05 0 0.05 0.05 V

VOH High Level VIN e VSS, lIOl k 1 mA

Output Voltage VDD e 5V 4.95 4.95 5 4.95 V

VDD e 10V 9.95 9.95 10 9.95 V

VDD e 15V 14.95 14.95 15 14.95 V

VTb Negative-Going Threshold lIOl k 1 mA

Voltage (Any Input) VDD e 5V, VO e 4.5V 1.3 2.25 1.5 1.8 2.25 1.5 2.3 V

VDD e 10V, VO e 9V 2.85 4.5 3.0 4.1 4.5 3.0 4.65 V

VDD e 15V, VO e 13.5V 4.35 6.75 4.5 6.3 6.75 4.5 6.9 V

VTa Positive-Going Threshold lIOl k 1 mA

Voltage (Any Input) VDD e 5V, VO e 0.5V 2.75 3.6 2.75 3.3 3.5 2.65 3.5 V

VDD e 10V, VO e 1V 5.5 7.15 5.5 6.2 7.0 5.35 7.0 V

VDD e 15V, VO e 1.5V 8.25 10.65 8.25 9.0 10.5 8.1 10.5 V

VH Hysteresis (VTa b VT

b) VDD e 5V 0.5 2.35 0.5 1.5 2.0 0.35 2.0 V

(Any Input) VDD e 10V 1.0 4.3 1.0 2.2 4.0 0.70 4.0 V

VDD e 15V 1.5 6.3 1.5 2.7 6.0 1.20 6.0 V

IOL Low Level Output VIN e VDD

Current (Note 3) VDD e 5V, VO e 0.4V 0.52 0.44 0.88 0.36 mA

VDD e 10V, VO e 0.5V 1.3 1.1 2.25 0.9 mA

VDD e 15V, VO e 1.5V 3.6 3.0 8.8 2.4 mA

IOH High Level Output VIN e VSS

Current (Note 3) VDD e 5V, VO e 4.6V b0.52 0.44 b0.88 b0.36 mA

VDD e 10V, VO e 9.5V b1.3 b1.1 b2.25 b0.9 mA

VDD e 15V, VO e 13.5V b3.6 b3.0 b8.8 b2.4 mA

IIN Input Current VDD e 15V, VIN e 0V b0.3 b10b5 b0.3 b1.0 mA

VDD e 15V, VIN e 15V 0.3 10b5 0.3 1.0 mA

AC Electrical Characteristics*TA e 25§C, CL e 50 pF, RL e 200k, Input tr, tf e 20 ns, unless otherwise specified

Symbol Parameter Conditions Min Typ Max Units

tPHL, tPLH Propagation Delay Time VDD e 5V 300 450 ns

VDD e 10V 120 210 ns

VDD e 15V 80 160 ns

tTHL, tTLH Transition Time VDD e 5V 90 145 ns

VDD e 10V 50 75 ns

VDD e 15V 40 60 ns

CIN Input Capacitance (Any Input) 5.0 7.5 pF

CPD Power Dissipation Capacitance (Per Gate) 24 pF

*AC Parameters are guaranteed by DC correlated testing.

Note 2: VSS e 0V unless otherwise specified.

Note 3: IOH and IOL are tested one output at a time.

3

Page 74: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Typical ApplicationsGated Oscillator

TL/F/5982–2

Assume t1 a t2 ll tPHL a tPLH then:

t0 e RC fin [VDD/VTb]

t1 e RC fin [(VDD b VTb)/(VDD b VT

a)]

t2 e RC fin [VTa/V

Tb]

f e

1

t1 a t2e

1

RC fin(VT

a) (VDD b VTb)

(VTb)(VDD b VT

a)

TL/F/5982–3

Gated One-Shot

TL/F/5982–4

TL/F/5982–5

(a) Negative-Edge Triggered

TL/F/5982–6

TL/F/5982–7

(b) Positive-Edge Triggered

4

Page 75: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Typical Performance Characteristics

Typical Transfer

Characteristics

TL/F/5982–8

Guaranteed Hysteresis vs VDD

TL/F/5982–9

Guaranteed Trigger Threshold

Voltage vs VDD

TL/F/5982–10

Guaranteed Hysteresis vs VDD

TL/F/5982–11

Input and Output Characteristics

TL/F/5982–12

Output Characteristic Input Characteristic

TL/F/5982–13

VNML e VIH(MIN) b VOL j VIH(MIN) e VTa

(MIN)

VNMH e VOH b VIL(MAX) j VDD b VIL(MAX) e VDD b VTb

(MAX)

AC Test Circuits and Switching Time Waveforms

TL/F/5982–14

TL/F/5982–15

5

Page 76: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

CD

4093B

M/C

D4093B

CQ

uad

2-InputN

AN

DSchm

ittTrigger

Physical Dimensions inches (millimeters)

Ceramic Dual-In-Line Package (J)

Order Number CD4093BMJ or CD4093BCJ

NS Package Number J14A

Molded Dual-In-Line Package (N)

Order Number CD4093BM or CD4093BCN

NS Package Number N14A

LIFE SUPPORT POLICY

NATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT

DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF NATIONAL

SEMICONDUCTOR CORPORATION. As used herein:

1. Life support devices or systems are devices or 2. A critical component is any component of a life

systems which, (a) are intended for surgical implant support device or system whose failure to perform can

into the body, or (b) support or sustain life, and whose be reasonably expected to cause the failure of the life

failure to perform, when properly used in accordance support device or system, or to affect its safety or

with instructions for use provided in the labeling, can effectiveness.

be reasonably expected to result in a significant injury

to the user.

National Semiconductor National Semiconductor National Semiconductor National SemiconductorCorporation Europe Hong Kong Ltd. Japan Ltd.1111 West Bardin Road Fax: (a49) 0-180-530 85 86 13th Floor, Straight Block, Tel: 81-043-299-2309Arlington, TX 76017 Email: cnjwge@ tevm2.nsc.com Ocean Centre, 5 Canton Rd. Fax: 81-043-299-2408Tel: 1(800) 272-9959 Deutsch Tel: (a49) 0-180-530 85 85 Tsimshatsui, KowloonFax: 1(800) 737-7018 English Tel: (a49) 0-180-532 78 32 Hong Kong

Fran3ais Tel: (a49) 0-180-532 93 58 Tel: (852) 2737-1600Italiano Tel: (a49) 0-180-534 16 80 Fax: (852) 2736-9960

National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications.

Page 77: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

Semiconductor Components Industries, LLC, 2000

August, 2000 – Rev. 41 Publication Order Number:

MC14013B/D

MC14013B

Dual Type D Flip-FlopThe MC14013B dual type D flip–flop is constructed with MOS

P–channel and N–channel enhancement mode devices in a singlemonolithic structure. Each flip–flop has independent Data, (D), DirectSet, (S), Direct Reset, (R), and Clock (C) inputs and complementaryoutputs (Q and Q). These devices may be used as shift registerelements or as type T flip–flops for counter and toggle applications.

• Static Operation

• Diode Protection on All Inputs

• Supply Voltage Range = 3.0 Vdc to 18 Vdc

• Logic Edge–Clocked Flip–Flop DesignLogic state is retained indefinitely with clock level either high or low;information is transferred to the output only on the positive–goingedge of the clock pulse

• Capable of Driving Two Low–power TTL Loads or One Low–powerSchottky TTL Load Over the Rated Temperature Range

• Pin–for–Pin Replacement for CD4013B

MAXIMUM RATINGS (Voltages Referenced to VSS) (Note 2.)

Symbol Parameter Value Unit

VDD DC Supply Voltage Range –0.5 to +18.0 V

Vin, Vout Input or Output Voltage Range(DC or Transient)

–0.5 to VDD + 0.5 V

Iin, Iout Input or Output Current(DC or Transient) per Pin

±10 mA

PD Power Dissipation,per Package (Note 3.)

500 mW

TA Ambient Temperature Range –55 to +125 °C

Tstg Storage Temperature Range –65 to +150 °C

TL Lead Temperature(8–Second Soldering)

260 °C

2. Maximum Ratings are those values beyond which damage to the devicemay occur.

3. Temperature Derating:Plastic “P and D/DW” Packages: – 7.0 mW/C From 65C To 125C

This device contains protection circuitry to guard against damage due to highstatic voltages or electric fields. However, precautions must be taken to avoidapplications of any voltage higher than maximum rated voltages to thishigh–impedance circuit. For proper operation, Vin and Vout should be constrainedto the range VSS (Vin or Vout) VDD.

Unused inputs must always be tied to an appropriate logic voltage level (e.g.,either VSS or VDD). Unused outputs must be left open.

http://onsemi.com

A = Assembly LocationWL, L = Wafer LotYY, Y = YearWW, W = Work Week

Device Package Shipping

ORDERING INFORMATION

MC14013BCP PDIP–14 2000/Box

MC14013BD SOIC–14 55/Rail

MC14013BDR2 SOIC–14 2500/Tape & Reel

MC14013BDT TSSOP–14

MC14013BF SOEIAJ–14

96/Rail

See Note 1.

MARKINGDIAGRAMS

1

14PDIP–14P SUFFIXCASE 646

MC14013BCPAWLYYWW

SOIC–14D SUFFIX

CASE 751A

TSSOP–14DT SUFFIXCASE 948G

1

14

14013BAWLYWW

14013BALYW

1

14

SOEIAJ–14F SUFFIXCASE 965

1

14

MC14013BALYW

MC14013BFEL SOEIAJ–14 See Note 1.

1. For ordering information on the EIAJ version ofthe SOIC packages, please contact your localON Semiconductor representative.

MC14013BDTR2 TSSOP–14 2500/Tape & Reel

Page 78: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

MC14013B

http://onsemi.com2

TRUTH TABLE

Inputs Outputs

Clock † Data Reset Set Q Q

0 0 0 0 1

1 0 0 1 0

X 0 0 Q Q

X X 1 0 0 1

X X 0 1 1 0

X X 1 1 1 1

X = Don’t Care† = Level Change

BLOCK DIAGRAM

10

11

9

8

4

3

5

6

12

13

2

1S

S

R

R

D

C

D

C

Q

Q

Q

Q

VDD = PIN 14

VSS = PIN 7

11

12

13

14

8

9

105

4

3

2

1

7

6

RB

CB

QB

QB

VDD

SB

DB

RA

CA

QA

QA

VSS

SA

DA

PIN ASSIGNMENT

NoChange

Page 79: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

MC14013B

http://onsemi.com3

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎ

VDDÎÎÎÎÎÎÎÎÎÎ

– 55C ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

25C ÎÎÎÎÎÎÎÎÎÎ

125C ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎÎÎCharacteristic ÎÎÎÎ

ÎÎÎÎSymbolÎÎÎ

ÎÎÎ

VDDVdc ÎÎÎÎÎÎ

MinÎÎÎÎÎÎ

MaxÎÎÎÎÎÎÎÎ

Min ÎÎÎÎÎÎ

Typ (4.)ÎÎÎÎÎÎÎÎ

Max ÎÎÎÎÎÎ

Min ÎÎÎÎÎÎ

MaxÎÎÎÎÎÎ

Unit

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Output Voltage “0” LevelVin = VDD or 0

ÎÎÎÎÎÎÎÎÎÎÎÎ

VOL ÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎ

0.050.050.05

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎ

000

ÎÎÎÎÎÎÎÎÎÎÎÎ

0.050.050.05

ÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎ

0.050.050.05

ÎÎÎÎÎÎÎÎÎ

Vdc

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Vin = 0 or VDD “1” LevelÎÎÎÎÎÎÎÎÎÎÎÎ

VOHÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎ

4.959.9514.95

ÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

4.959.9514.95

ÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎ

4.959.9514.95

ÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎ

Vdc

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Input Voltage “0” Level(VO = 4.5 or 0.5 Vdc)(VO = 9.0 or 1.0 Vdc)(VO = 13.5 or 1.5 Vdc)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

VIL

ÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

1.53.04.0

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

2.254.506.75

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

1.53.04.0

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

1.53.04.0

ÎÎÎÎÎÎÎÎÎÎÎÎ

Vdc

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

(VO = 0.5 or 4.5 Vdc) “1” Level(VO = 1.0 or 9.0 Vdc)(VO = 1.5 or 13.5 Vdc)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

VIH

ÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎ

3.57.011

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

3.57.011

ÎÎÎÎÎÎÎÎÎÎÎÎ

2.755.508.25

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

3.57.011

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

Vdc

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Output Drive Current(VOH = 2.5 Vdc) Source(VOH = 4.6 Vdc)(VOH = 9.5 Vdc)(VOH = 13.5 Vdc)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

IOH ÎÎÎÎÎÎÎÎÎÎÎÎ

5.05.01015

ÎÎÎÎÎÎÎÎÎÎÎÎ

– 3.0– 0.64– 1.6– 4.2

ÎÎÎÎÎÎÎÎÎÎÎÎ

————

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

– 2.4– 0.51– 1.3– 3.4

ÎÎÎÎÎÎÎÎÎÎÎÎ

– 4.2– 0.88– 2.25– 8.8

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

————

ÎÎÎÎÎÎÎÎÎÎÎÎ

– 1.7– 0.36– 0.9– 2.4

ÎÎÎÎÎÎÎÎÎÎÎÎ

————

ÎÎÎÎÎÎÎÎÎÎÎÎ

mAdc

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

(VOL = 0.4 Vdc) Sink(VOL = 0.5 Vdc)(VOL = 1.5 Vdc)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

IOLÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎ

0.641.64.2

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

0.511.33.4

ÎÎÎÎÎÎÎÎÎÎÎÎ

0.882.258.8

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

0.360.92.4

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

mAdc

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Input Current ÎÎÎÎÎÎÎÎ

Iin ÎÎÎÎÎÎ

15 ÎÎÎÎÎÎ

— ÎÎÎÎÎÎ

± 0.1ÎÎÎÎÎÎÎÎ

— ÎÎÎÎÎÎ

±0.00001ÎÎÎÎÎÎÎÎ

± 0.1 ÎÎÎÎÎÎ

— ÎÎÎÎÎÎ

± 1.0ÎÎÎÎÎÎ

µAdc

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Input Capacitance(Vin = 0)

ÎÎÎÎÎÎÎÎ

Cin ÎÎÎÎÎÎ

— ÎÎÎÎÎÎ

— ÎÎÎÎÎÎ

—ÎÎÎÎÎÎÎÎ

— ÎÎÎÎÎÎ

5.0ÎÎÎÎÎÎÎÎ

7.5 ÎÎÎÎÎÎ

— ÎÎÎÎÎÎ

—ÎÎÎÎÎÎ

pF

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Quiescent Current(Per Package)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

IDDÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

1.02.04.0

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

0.0020.0040.006

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

1.02.04.0

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

3060120

ÎÎÎÎÎÎÎÎÎÎÎÎ

µAdc

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Total Supply Current (5.) (6.)

(Dynamic plus Quiescent,Per Package)(CL = 50 pF on all outputs, allbuffers switching)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

IT ÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

IT = (0.75 µA/kHz) f + IDDIT = (1.5 µA/kHz) f + IDDIT = (2.3 µA/kHz) f + IDD

ÎÎÎÎÎÎÎÎÎÎÎÎ

µAdc

4. Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.5. The formulas given are for the typical characteristics only at 25C.6. To calculate total supply current at loads other than 50 pF:

IT(CL) = IT(50 pF) + (CL – 50) Vfk

where: IT is in µA (per package), CL in pF, V = (VDD – VSS) in volts, f in kHz is input frequency, and k = 0.002.

Page 80: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

MC14013B

http://onsemi.com4

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

SWITCHING CHARACTERISTICS (7.) (CL = 50 pF, TA = 25C)

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Characteristic ÎÎÎÎÎÎÎÎÎÎ

Symbol ÎÎÎÎÎÎÎÎ

VDD ÎÎÎÎÎÎÎÎ

Min ÎÎÎÎÎÎÎÎ

Typ (8.) ÎÎÎÎÎÎÎÎ

Max ÎÎÎÎÎÎ

Unit

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Output Rise and Fall TimetTLH, tTHL = (1.5 ns/pF) CL + 25 nstTLH, tTHL = (0.75 ns/pF) CL + 12.5 nstTLH, tTHL = (0.55 ns/pF) CL + 9.5 ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

tTLH,tTHL

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

1005040

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

20010080

ÎÎÎÎÎÎÎÎÎÎÎÎ

ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Propagation Delay TimeClock to Q, Q

tPLH, tPHL = (1.7 ns/pF) CL + 90 nstPLH, tPHL = (0.66 ns/pF) CL + 42 nstPLH, tPHL = (0.5 ns/pF) CL + 25 ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

tPLHtPHL

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

1757550

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

350150100

ÎÎÎÎÎÎÎÎÎÎÎÎ

ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Set to Q, QtPLH, tPHL = (1.7 ns/pF) CL + 90 nstPLH, tPHL = (0.66 ns/pF) CL + 42 nstPLH, tPHL = (0.5 ns/pF) CL + 25 ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

1757550

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

350150100

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Reset to Q, QtPLH, tPHL = (1.7 ns/pF) CL + 265 nstPLH, tPHL = (0.66 ns/pF) CL + 67 nstPLH, tPHL = (0.5 ns/pF) CL + 50 ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

22510075

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

450200150

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Setup Times (9.)ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

tsuÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

402015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

20107.5

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Hold Times (9.) ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

th ÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎ

402015

ÎÎÎÎÎÎÎÎÎÎÎÎ

20107.5

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎ

ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Clock Pulse Width ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

tWL, tWH ÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎ

25010070

ÎÎÎÎÎÎÎÎÎÎÎÎ

1255035

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎ

ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Clock Pulse Frequency ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

fclÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

4.01014

ÎÎÎÎÎÎÎÎÎÎÎÎ

2.05.07.0

ÎÎÎÎÎÎÎÎÎ

MHz

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Clock Pulse Rise and Fall TimeÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

tTLHtTHL

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

155.04.0

ÎÎÎÎÎÎÎÎÎÎÎÎ

µs

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Set and Reset Pulse Width ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

tWL, tWH ÎÎÎÎÎÎÎÎÎÎÎÎ

5.01015

ÎÎÎÎÎÎÎÎÎÎÎÎ

25010070

ÎÎÎÎÎÎÎÎÎÎÎÎ

1255035

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎ

ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Removal TimesSet

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

trem ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

51015

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

804535

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

055

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎÎÎÎ

ns

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

Reset ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎÎÎÎÎÎ

51015

ÎÎÎÎÎÎÎÎÎÎÎÎ

503025

ÎÎÎÎÎÎÎÎÎÎÎÎ

– 35– 10– 5

ÎÎÎÎÎÎÎÎÎÎÎÎ

———

ÎÎÎÎÎÎÎÎÎ7. The formulas given are for the typical characteristics only at 25C.

8. Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.9. Data must be valid for 250 ns with a 5 V supply, 100 ns with 10 V, and 70 ns with 15 V.

LOGIC DIAGRAM (1/2 of Device Shown)

R

C

D

SC

C

C C

C

C

C

CC

C

Q

Q

Page 81: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

MC14013B

http://onsemi.com5

Figure 1. Dynamic Signal Waveforms(Data, Clock, and Output)

Figure 2. Dynamic Signal Waveforms(Set, Reset, Clock, and Output)

20 ns 20 ns

D

C

Q

90%50%

10%tsu (H) tsu (L)

th

tWH tWL

90%50%

10%

VDD

VSS

VDD

VSS

VOH

VOL

tTLH tTHL

tPHLtPLH

90%50%10%

Inputs R and S low.

1

fcl

20 ns 20 ns

SET OR

RESET

CLOCK

Q OR Q

90%50%

10%

VDD

VSS

VDD

VSS

VOH

VOL

20 ns 20 nstrem

90%50%

10%

50%

tPLH

tPHL

tw

20 ns

tw

TYPICAL APPLICATIONS

n–STAGE SHIFT REGISTER

BINARY RIPPLE UP–COUNTER (Divide–by–2n)

MODIFIED RING COUNTER (Divide–by–(n+1))

D

CLOCK

nth21

QD

C

Q

Q

D

C

Q

Q

D

C

Q

Q

CLOCK

nth21

D

C

Q

Q

D

C

Q

Q

D

C

Q

Q

Q

T FLIP-FLOP

nth21

QD

C

Q

Q

D

C

Q

Q

D

C

Q

Q

CLOCK

Page 82: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

MC14013B

http://onsemi.com6

PACKAGE DIMENSIONS

P SUFFIXPLASTIC DIP PACKAGE

CASE 646–06ISSUE M

1 7

14 8

B

ADIM MIN MAX MIN MAX

MILLIMETERSINCHES

A 0.715 0.770 18.16 18.80

B 0.240 0.260 6.10 6.60

C 0.145 0.185 3.69 4.69

D 0.015 0.021 0.38 0.53

F 0.040 0.070 1.02 1.78

G 0.100 BSC 2.54 BSC

H 0.052 0.095 1.32 2.41

J 0.008 0.015 0.20 0.38

K 0.115 0.135 2.92 3.43

L

M --- 10 --- 10

N 0.015 0.039 0.38 1.01

NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI

Y14.5M, 1982.2. CONTROLLING DIMENSION: INCH.3. DIMENSION L TO CENTER OF LEADS WHEN

FORMED PARALLEL.4. DIMENSION B DOES NOT INCLUDE MOLD FLASH.5. ROUNDED CORNERS OPTIONAL.

F

H G DK

C

SEATING

PLANE

N

–T–

14 PL

M0.13 (0.005)

L

MJ

0.290 0.310 7.37 7.87

D SUFFIXPLASTIC SOIC PACKAGE

CASE 751A–03ISSUE F

NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI

Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS A AND B DO NOT INCLUDE

MOLD PROTRUSION.4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)

PER SIDE.5. DIMENSION D DOES NOT INCLUDE DAMBAR

PROTRUSION. ALLOWABLE DAMBARPROTRUSION SHALL BE 0.127 (0.005) TOTALIN EXCESS OF THE D DIMENSION ATMAXIMUM MATERIAL CONDITION.

–A–

–B–

G

P 7 PL

14 8

71M0.25 (0.010) B M

SBM0.25 (0.010) A ST

–T–

FR X 45

SEATING

PLANED 14 PL K

C

JM

DIM MIN MAX MIN MAX

INCHESMILLIMETERS

A 8.55 8.75 0.337 0.344

B 3.80 4.00 0.150 0.157

C 1.35 1.75 0.054 0.068

D 0.35 0.49 0.014 0.019

F 0.40 1.25 0.016 0.049

G 1.27 BSC 0.050 BSC

J 0.19 0.25 0.008 0.009

K 0.10 0.25 0.004 0.009

M 0 7 0 7

P 5.80 6.20 0.228 0.244

R 0.25 0.50 0.010 0.019

Page 83: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

MC14013B

http://onsemi.com7

PACKAGE DIMENSIONS

DT SUFFIXPLASTIC TSSOP PACKAGE

CASE 948G–01ISSUE O

DIM MIN MAX MIN MAX

INCHESMILLIMETERS

A 4.90 5.10 0.193 0.200

B 4.30 4.50 0.169 0.177

C --- 1.20 --- 0.047

D 0.05 0.15 0.002 0.006

F 0.50 0.75 0.020 0.030

G 0.65 BSC 0.026 BSC

H 0.50 0.60 0.020 0.024

J 0.09 0.20 0.004 0.008

J1 0.09 0.16 0.004 0.006

K 0.19 0.30 0.007 0.012

K1 0.19 0.25 0.007 0.010

L 6.40 BSC 0.252 BSC

M 0 8 0 8

NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI

Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSION A DOES NOT INCLUDE MOLD

FLASH, PROTRUSIONS OR GATE BURRS. MOLDFLASH OR GATE BURRS SHALL NOT EXCEED0.15 (0.006) PER SIDE.

4. DIMENSION B DOES NOT INCLUDEINTERLEAD FLASH OR PROTRUSION.INTERLEAD FLASH OR PROTRUSION SHALL NOTEXCEED0.25 (0.010) PER SIDE.

5. DIMENSION K DOES NOT INCLUDE DAMBARPROTRUSION. ALLOWABLE DAMBARPROTRUSION SHALL BE 0.08 (0.003) TOTAL INEXCESS OF THE K DIMENSION AT MAXIMUMMATERIAL CONDITION.

6. TERMINAL NUMBERS ARE SHOWN FORREFERENCE ONLY.

7. DIMENSION A AND B ARE TO BEDETERMINED AT DATUM PLANE -W-.

SU0.15 (0.006) T

2X L/2

SUM0.10 (0.004) V ST

L–U–

SEATING

PLANE

0.10 (0.004)

–T–

ÇÇÇÇÇÇSECTION N–N

DETAIL E

J J1

K

K1

ÉÉÉÉ

DETAIL E

F

M

–W–

0.25 (0.010)814

71

PIN 1IDENT.

HG

A

D

C

B

SU0.15 (0.006) T

–V–

14X REFK

N

N

F SUFFIXPLASTIC EIAJ SOIC PACKAGE

CASE 965–01ISSUE O

HE

A1

DIM MIN MAX MIN MAX

INCHES

--- 2.05 --- 0.081

MILLIMETERS

0.05 0.20 0.002 0.008

0.35 0.50 0.014 0.020

0.18 0.27 0.007 0.011

9.90 10.50 0.390 0.413

5.10 5.45 0.201 0.215

1.27 BSC 0.050 BSC

7.40 8.20 0.291 0.323

0.50 0.85 0.020 0.033

1.10 1.50 0.043 0.059

0

0.70 0.90 0.028 0.035

--- 1.42 --- 0.056

A1

HE

Q1

LE

10 0 10

LE

Q1

NOTES:1. DIMENSIONING AND TOLERANCING PER ANSI

Y14.5M, 1982.2. CONTROLLING DIMENSION: MILLIMETER.3. DIMENSIONS D AND E DO NOT INCLUDE

MOLD FLASH OR PROTRUSIONS AND AREMEASURED AT THE PARTING LINE. MOLD FLASHOR PROTRUSIONS SHALL NOT EXCEED 0.15(0.006) PER SIDE.

4. TERMINAL NUMBERS ARE SHOWN FORREFERENCE ONLY.

5. THE LEAD WIDTH DIMENSION (b) DOES NOTINCLUDE DAMBAR PROTRUSION. ALLOWABLEDAMBAR PROTRUSION SHALL BE 0.08 (0.003)TOTAL IN EXCESS OF THE LEAD WIDTHDIMENSION AT MAXIMUM MATERIAL CONDITION.DAMBAR CANNOT BE LOCATED ON THE LOWERRADIUS OR THE FOOT. MINIMUM SPACEBETWEEN PROTRUSIONS AND ADJACENT LEADTO BE 0.46 ( 0.018).

0.13 (0.005) M 0.10 (0.004)

DZ

E

1

14 8

7

e A

b

VIEW P

c

L

DETAIL P

M

A

b

c

D

E

e

0.50

M

Z

Page 84: TAPIS PELEWAT JALUR MENGGUNAKAN KAPASITOR TERSAKLAR

MC14013B

http://onsemi.com8

ON Semiconductor and are trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changeswithout further notice to any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particularpurpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability,including without limitation special, consequential or incidental damages. “Typical” parameters which may be provided in SCILLC data sheets and/orspecifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals” must bevalidated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights nor the rights of others.SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applicationsintended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury ordeath may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and holdSCILLC and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonableattorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claimalleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal Opportunity/Affirmative Action Employer.

PUBLICATION ORDERING INFORMATIONCENTRAL/SOUTH AMERICA:Spanish Phone : 303–308–7143 (Mon–Fri 8:00am to 5:00pm MST)

Email : ONlit–[email protected]

ASIA/PACIFIC : LDC for ON Semiconductor – Asia SupportPhone : 303–675–2121 (Tue–Fri 9:00am to 1:00pm, Hong Kong Time)

Toll Free from Hong Kong & Singapore:001–800–4422–3781

Email : ONlit–[email protected]

JAPAN : ON Semiconductor, Japan Customer Focus Center4–32–1 Nishi–Gotanda, Shinagawa–ku, Tokyo, Japan 141–0031Phone : 81–3–5740–2745Email : [email protected]

ON Semiconductor Website : http://onsemi.com

For additional information, please contact your localSales Representative.

MC14013B/D

NORTH AMERICA Literature Fulfillment :Literature Distribution Center for ON SemiconductorP.O. Box 5163, Denver, Colorado 80217 USAPhone : 303–675–2175 or 800–344–3860 Toll Free USA/CanadaFax: 303–675–2176 or 800–344–3867 Toll Free USA/CanadaEmail : [email protected] Response Line: 303–675–2167 or 800–344–3810 Toll Free USA/Canada

N. American Technical Support : 800–282–9855 Toll Free USA/Canada

EUROPE: LDC for ON Semiconductor – European SupportGerman Phone : (+1) 303–308–7140 (Mon–Fri 2:30pm to 7:00pm CET)

Email : ONlit–[email protected] Phone : (+1) 303–308–7141 (Mon–Fri 2:00pm to 7:00pm CET)

Email : ONlit–[email protected] Phone : (+1) 303–308–7142 (Mon–Fri 12:00pm to 5:00pm GMT)

Email : [email protected]

EUROPEAN TOLL–FREE ACCESS*: 00–800–4422–3781*Available from Germany, France, Italy, UK