D/SA/N JAR/NGAN

KOMB/NAS/ONAL

TUJUAN

1. Mendisain jaringan NAND atau NOR output ganda.

2. Menguji disain anda dengan menggunakan simulator logika atau denganmembangunnya dalam leboratorium.

PETUNJUKBELAJAR

1. Dapatkan tugas soal disain dari instruktur anda.

2. Pelajarilah Bagian 10.1, Tinjauan Disain Jaringan Kombinasional.

3. Biasanya, memungkinkan untuk mendisain kembali suatu jaringan yangmempunyai dua gate AND yang melewati atau dua gate OR yang melewatisehingga gate AND dan OR berubah. Jika hal ini tidak praktis, konversi kejaringan NAND atau NOR dengan teknik dari Bagian 8.5 masihdimungkinkan dengan memasukkan gate OR(AND) I-input kosong antaradua gate AND(OR). Ketika konversi dilakukan, gate kosong tersebut menjadiinverter. Cobalah teknik ini dan konversikan jaringan berikut ini ke semuagate NAND. Secara berbeda, anda dapat menggunakan prosedur yangdiberikan dalam Bagian 8.6 dan 8.7 untuk melakukan konversi terse~ut.

f

g

4. Pelajarilah Bagian 10.2, Disain Jaringan dengan Gate "Fan-in" Terbatas.

(a) Jika realisasi pemyataan switching memerlukanterlalu banyak input padasatu atau lebih gate, apa yang hams dilakukan ?

364

(b) Dengan mengasumsikan bahwa semua variabel dan komplemen merekadapat digunakan sebagai input dan bahwa gate AND dan OR dapatdigunakan,Apakah'menyatakankomplemensuatupemyataan memerlukanjumlah gate dan input gate yang sarna ketika merealisasikan pemyataanaslinya ?

(c) Ketika mendisain jaringan output-ganda dengan gate "fan-in" terbatas,mengapa prosedur Bagian 9.2 perlu sedikit bantuan ?

5. Pelajarilah Bagian 10.3, Simulasi dan Pengujian Jaringan Logika.

Buktikan bahwa Tabel 10-1 itu benar. Perhatikan kasus di mana nilai takdikenal, X, adalah 0 dan kasus di mana ia adalah I.

6. Jaringan berikut ini didisain untuk menyatakan fungsi

F = [A' + B + C'D][A + B'+ (C'+ D')(C + D)]

Ketika seorang siswa membangunjaringan tersebut dalam laboratorjum,dia menemukan bahwa bila A =C =0 dan B =D =1, output F mempunyainilai salah dan output gatenya diperlihatkan seperti di atas. Teritukanbeberapa kemungkinan penyebab output yang tidak tepat jika G =0 danjika G = 1.

7. Pelajarilah soal disain yang ditugaskan dan siapkan sebuah disain yangmemenuhi ketentuan. Perhatikan bahwa hanya gate NAND 2 dan 3-input(atau gate NOR seperti ditentukan)dan inverterdapat digunakan untuk proyekini; oleh karenanya, dengan memfaktorkan beberapa persamaan mungkkin

365

diperlukan. Cobalah membuat disain ekonomis dengan menggunakan termumum; namun demikian jangan membuang waktu dengan mencob amendapatkan solusi minimum absolut. Ketika menghitung gate, hitunglahgate NAND (atau NOR) dan inverter, namun jal1gan menghitung inverteryang diperlukan untuk variabel input.

8. Penksalah disain anda secara cermat sebelum mensimulasikannya. Ujilah"di atas kertas" dengan mengaplikasikan beberapa kombinasi input 0 dan Idan mencari jejak sinyal untuk meyakinkan bahwa outputnya tepat.Jika anda mempunyai program CAD seperti LogicAid yang dapat digunakan,masukkan tabel kebenaran untuk disain anda ke dalam komputer, derivasikanpersamaan dua tingkat minimum, dan bandingkan mereka dengan solusianda.

9. Dalam mendisain sirkuit multi-level, output-ganda, dari jenis yang digunakandalam soal disain dalam unit ini, sangat sulit dan membutuhkan banyakwaktu untuk mencari solusi minimum. Anda tidak diharapkan untuk mencarikemungkinan.solusi terbaik pada soal ini. Jumlah gate keseluruhan dan in-verter (tanda menghitung input inverter) untuk solusi yang diketahui terbaikpada masalah disain dalam unit ini adalah :

10.1-17,10.2-14,10.3-13,10.4-13,10.5-17,10.6-18,

10.7-18, 10.8-18, 10.9-18, 10.10-18, 10.11-19, 10.12-

18, 10.13-18, 10.14-18.

Kesemua solusi ini melibatkan beberapa "trik" dan sepertinya anda tidakdapat menemukan mereka tanpa mencoba sejumlah besar caramemfaktorkan persamaan yang berbeda. Oleh karenanya, jika anda telahmempunyai solusi yang dapat diterima, jangan membuang-buang waktudengan mencoba menemukan solusi minimmum. Karena gate sirkuitintegrasi sangat murah harganya, maImbukan merupakan praktek enjineringyang bagus ketika membuang banyak sekali waktu untuk menemukan solus.iminimum absolut jika tidak sejumlah besar unit dengan jenis yang damaharus dibuat.

10. Dapatkan'suplemen Unit 10 dari instruktur anda dan ikutilah instruksi didalamnya berkaitan dengan pensimulasian dan pengujian disain anda.

366

._ u. ,___0 _,.n_n _u --0'--- ,nO'_ - _o,_nO' -.,_-.0---'-

D/SA/NJAR/NGANKOMB/NAS/ONAL

10.1T/NJAUAND/SA/NJAR/NGANKOMB/NAS/ONAL

Langkah pertama dalam disain jaringan switching kombinasional biasanyamenset-up tabel kebenaran yang menentukan output sebagai fungsi variabel in-put. Untuk variabel n input, tabel ini akan mempunyai 2 baris. Jika nilai kombinasiyang ada untuk variabel input tersebut tidak pemah ada pada input jaringan, nilaioutput yang berkorespondensi tidak dipedulikan. Langkah selanjutnya adalahmenderivasikan pemyataan aljabar yang disederhanakan untuk fungsi outputdengan menggunakan peta Kamaugh, prosedur Quine McCluskey, atau metodeyang sejenis. Pada beberapa kasus, terutama jika jumlah variabelnya besar danjumlah term kecil, mungkin diperbolehkan secara langsung dari pemyataanmasalah ke keadaan aljabar, tanpa merangkaikan tabel kebenaran. Persamaanyang dihasilkan kemudian dapat disederhanakan secara aljabar. Pemyataan aljabaryang disederhanakan tersebut lalu dihitung ke dalam bentuk yang tepat tergantungkepada jenis gate yang digunakan dalam merealisasikan jaringan tersebut.

Jumlah level dalam suatu jaringan gate sarna dengan jumlah gate maksimumyang harus dilalui sebuah sinyal di antara terminal input dan output. Jumlah hasilminimum (atau hasil penjumlahan) secara langsung menuju kepadajaringan gatedua-tingkat minimum. Namun demikian, dalam beberapa aplikasi dimungkinkanuntuk meningkatkan jumlah level tersebut dengan memfaktorkan (ataumengkalikan) karena hal ini dapat menjadikan pengurangan Jumlah gate atauinput gate.

Ketika suatu jaringan mempunyai dua atau lebih input, term umum dalamfungsi output seringkali dapat digunakan untuk mengurangi keseluruhan jumlahgate atau input gate. Jika masing-masing fungsi diminimalkan secara terpisah,tidak selalu membawa kepada jaringan output ganda minimum. Untuk suatujaringan dua level, peta Karnau'gh dari fungsi output dapat digunakan untukmencari term umum. Semua term dalam jaringan output-ganda minimum tersebuttidak perlu menjadi implikan prima dari fungsi secara individu. Ketika mendisainjaringan dengan tiga atau lebih level, pencarian term bersama pada petaKarnaugh mungkin kecil nilainya. Oalam hal ini, disainer akan selalumeminimalkan fungsi tersebut secara terpisah dan kemudian menggunakankecerdikan untuk memfaktorkan pemyataan tersebut sedemikian rupa untukmembuat term bersama.

367

Serangkaian gate yang mampu merealisasikan semua fingsi switchingdisebut lengkap secara fungsional. Serangkaian gate itu lengkap secarafungsional jika ia dapat merealisasikan AND, OR, dan NOT. Contoh darirangkaian yang lengkap secara fungsional adalah AND dan NOT, EXCLU-SIVE-OR dan AND, NAND, dan NOR.

Jaringan AND-OR, NAND-NAND, OR-NAND, dan NOR-OR dua levelminimum dapat dinyatakan dengan menggunakan jumlah hasil sebagai titikawal.

Disain jaringan gate NAND output-ganda, multi-level paling mudahdilakukan dengan terlebih dahulu mendisain jaringan gate AND dan OR.Biasanya, titik awal yang paling baik adalah pemyataan jumlah hasil minimumuntuk fungsi output. Pemyataan ini kemudian difaktorkan dengan berbagaicara sampai suatu jaringan ekonomis dengan bentuk yang diinginkan dapatditemukan. Jika jaringan ini mempunyai sebuah gate OR pada masing-masinggoutput dan disusun sehingga output gate AND(OR) tidak pemah dihubungkansecara langsung ke input gate AND(OR), konversi langsung ke jaringan gateNAND dimungkinkan. Konversi dilakukan dengan mengganti semua gate ANDdan OR dengan gate NAND dan kemudian menginversikan setiap literal yangmuncul sebagai input pada tingkat pertama, ketiga, kelima, ...(gate output adalahtingkat pertama).

Jika jaringan AND-OR mempunyai sebuah output gate AND (atau gateOR)yang dihubungkan pada jenis gate yang sarna, maka inverter ekstra hamsditambahkan dalam proses konversi (lihat Bagian 8.6, Konversi Jaringan DenganMenggunakan Simbol Gate Alternatif).

Demikian pula, disain jaringan gate-NOR output-ganda, multilevel palingmudah dilakukan dengan terlebih dahulu mendisain jaringan gate AND danOR. Dalam hat ini titik awal yang paling baik biasanya pemyataan jumlahhasil minimum untuk konplemen fungsi output. Setelah memfaktorkanpernyataan ini ke dalam bentuk yang diinginkan, kemudian merekadikomptementasikan untuk mendapatkan pemyataan untuk fungsi output, danjaringan gate AND dan OR yang berkorespondensi digambar. Jika jaringan inimempunyai sebuah gate AND pada setiap output, dan output gate AND(OR)tidak dihubungkan pada input gate AND(OR), konversi langsung ke jaringangate-NOR dimungkinkan. Jika tidak, inverter tambahan hams ditambahkandalam proses konversi.

368

10.2 DISAIN JARINGAN DENGAN GATE "FAN-IN" TERBATAS

Dalam permasalahan disain logika praktis, jumlah input maksimum padasetiap gate (atau "fan-in") terbatas. Tergantung pada jenis gate yang digunakan,batas ini bisa 2,3,4,8, atau jumlah lainnya. Jika realisasi suatu jaringan dua-tingkat memerlpkan input gate yang lebih banyak dari kapasitas yangdiperbolehkan, maka perlu memfaktorkan pemyataan logika untuk mendapatkanrealisasi multi-level.

CONTOH :

Realisasikanfta,b,c,d) =m(O,3,4,5,8,9,JO,/4,/5) dengan menggunakan gateNOR 3-input.

Seperti dapat dilihat dari pemyataan di atas, pemyataan dua-level memerlukandua gate 4-input dan satu gate 5-.input.Pemyataan untuk f difaktorkan untukmengurangi jumlah input gate maksimum menjadi tiga dan kemudian jumlah inidikomplementasikan :

f = b'd(a'c' + ac) + a'c(b + d') + abc'

f = [b + d'+ (a + c)(a' + c')j[a + c' + b'dj[a' + b' + c]

Jaringan gate-NOR yang dihasilkan terlihat pada Gambar 10-1.

369

abcd 00 01 II 10

00 1 1 0 1

01 0 1 0 1

map offIII

10 I ( 0 0 1 1

f' = a'b'c'd + ab'cd + abc' + a'bc+a'cd'

f

Gambar 10.1

Teknik untuk mendisain jaringan output-ganda dua tingkat yang ada padaBagian 9.2 tidak terlalu efektif untuk mendisain jaringan output-ganda denganlebih dari dua tingkat. Bahkan jika pemyataan dua-tingkat mempunyai term-termbersama, kebanyakan term-term ini akan hilang ketika pemyataan tersebutdifaktorkan. Oleh karena itu, ketika mendisain jaringan output-ganda denganlebih dari dua tingkat, biasanya yang terbaik adalah meminimalkan masing-masing fungsi secara terpisah. Hasil pemyataan dua tingkat tersebut kemudianhams difaktorkan untuk meningkatkan jumlah level. Pemfaktoran ini hamsdilakukan sedemikian sehingga memperkenalkan term-term umum bila mungkin.

CONTOH : Nyatakan fungsi yang ada dalam Gambar 10-2 dengan hanyamenggunakan gate NAND 2-input dan inverter.

12 = Lm(O,2,3.4,7)

10111

Gambar 10-2

370

abe '" 0

1

01

11

10

',:,1 I = DP(O,2,3.4,5)

a

bey00

01 CD

11 1

10 1 1

13 = Lm(l,2,6,7)

Jika kita meminimalkan masing-masing fungsi secara terpisah, hasilnyaadalah :

II = b'c' + ab' + a'b12 = b'c' + be + a'b13 = a'b'c + ab + be'

Masing-masing fungsi memerlukan gate OR 3-input, sehingga kita akanmemfaktorkan untuk mengurangi jumlah input gate :

II =b'(a + c') + a'b .12 = bra' + c) + b'c' atau 12 = (b'+ c)(b + c') + a.1z.

13 = a'b'c + bra + c')

Pemyataan kedua untuk/2 mempunyai term umum untuk/l' sehingga kitaakan memilih pemyataan kedua. Kita dapat menghilangkan gate 3-input yanglain dari f3 dengan memperhatikan bahwa

a'b'c = a'(b'c) = a'(b + c')'

Gambar 10-3(a)menunjukkanjaringan yang dihasilkan dengan menggunakanterm umum a'b dan a+ c'. Karena masing-masing gate output adalah sebuahOR, konversi ke gate NAND, terlihat dalam Gambar 10-3(b) dilangsungkan.

(a) (b)

Gambar 10-3 Pemyataan dari Gambar 10-2

371

a , ..... I ,- , ......

I. I P"f---I---../ I P-/.c

b

c ' I . . , , I 12 , I I. P-h

b

. )uc

h

10.3SIMULASIDANPENGUJIANJARINGANLOGIKA

. Bagian penting dari prosesdisain logika adaIah memeriksabahwa disainakhimya tepat dan "membersihkan" disain tersebut jika perlu. Jaringan logikadapat diuji baik dengan secara nyata membangunnya atau denganmensimulasikannya pada komputer. SimulaSi biasanya lebih mudah, lebih cepat,dan lebih ekonomis. Ketika jaringan logika menjadi semakin kompleks, pentinguntuk mensimulasikan suatu disain sebelum benar-benar membangunnya. Hal inibenar ketika disainnya dibangun daIambentuk sirkuit integrasi, karena pembuatansirkuit integrasi bisa memakan waktu lama dan membetulkan kesalahannya bisajadi sangat mahaI. Simulai dilakukan karena beberapa alasan, (I) membuktikanbahwa disain tersebut secara logika benar, (2) membuktikan bahwa waktu sinyallogikanya tepat, dan (3) simulai dari komponen yang salah dalam sirkuit tersebutsebagai alat bantu untuk menemukan pengujian terhadap sirkuit tersebut.

Menggunakan suatuprogram komputeruntuk mensimulasikanjaringan logika,pertama kali anda hams menentukan komponen dan hubunganjaringan, kemudianmenentukan inputjaringan, dan akhimya mengobservasioutputjaringan. Deskripsijaringan bisa jadi input pada simulator dalam bentuk rangkaian hubungan antaragate dan elemen logika lainnya dalam suatu jaringan, atau deskripsi tersebut bisajadi daIam bentuk diagram logika yang ditulis pada layar komputer. Kebanyakansimulator logika modem menggunakan pendekatan yang terakhir. Suatu simula-tor tertentu yang beroperasi pada komputer personal menggunakan tombol ataukotak-kotak input untuk menentukan inputnya, dan satelit untuk membaca 0l!tputlogika. Secara berubah-ubah, input dan outputnya dapat ditentukan sebagairangkaian 0 dan 1 atau daIam bentuk diagram waktu (lihat Bab 11 untuk contohdiagram waktu).

Suatu simulator sederhana untuk logika kombinasional bekerja sebagaiberikut :

1. Input jaringan diaplikasikan pada rangkaian gate pertama dalam suatujaringan, dan output dari gate tersebut dihitung.

2. Output gate yang berubah daIam langkah sebelumnya dimasukkan ke dalamlevel input gate berikutnya. Jika input pada setiap gate berubah, maka outputdari gate tersebut dihitung.

3. Langkah ke-2 diulangi sampai tidak terjadi lagi perubahan dalam input gate.Jaringan tersebut kemudian dalam keadaan tetap dan outputnya dapat dibaca.

4. Langkah 1 sampai 3 diulangi setiap kali suatu input jaringan berubah.

372Gambar 10-4(a) menunjukkan layar simulasi khusus pada komputer per-

sonal. Tombol tersebut adalah rangkaian ke 0 atau 1 untuk masing-masing input.Satelit menunjukkan nHai m~ing-masing output gate. Dalam Gambar 10-4(b),satu gate tidak mempunyai hubungan dengan salah satu inputnya. Karena gatetersebut mempunyai 1 input dan sebuah input yang tidak diketauhi, output gatenyajuga tidak diketahui, yang ditunjukkan dengan "X" dalam pemeriksaan. Simula-tor dari jenis ini membuat masing-masing variabel mempunyai tiga nHai - 0,1,dan X (tidak dikenal). Dalam hal ini, fungsi AND dan OR dihitung denganmenggunakan Tabel 10-1.

0-0

oI0-0

(a) Layar simulasi yang menunjukkan saklar dan satelit.(b) Layar simulasi dengan input gate yang bilang.

Gambar 10-4

Tabel 10-1

Fungsi AND dan OR untuk Simulasi Tiga-Nilai

.

o1X

373

0 1 X + 0 1 X

0 0 0 0 0 I X

0 1 X 1 1 1 J

0 X X X X 1 X

374

Tabel tersebut menunjukkan hasil pengaplikasian operator AND dan ORpada sembilan pasangan nilai input yang memungkinkan. Misalnya, jika satuinput gate OR adalah 0 dan input lain tidak diketahui (X), maka outputnya akanmenjadi X. Untuk gate-gate dengan lebih dari dua input, operasinya mungkindiaplikasikan beberapa kali. Untuk gate AND, jika salah satu inputnya adalah 0maka o!ltpunya selalu 0, tanpa memperhatikan nilai input lainnya. Untuk gateOR, jika salah satu inputnya adalah I, maka outputnya selalu 1, tanpamemperhatikan nilai input lainnya.

Suatu jaringan logika kombinasionaldenganjumlah input kecil dengan mudahdapat diuji dengan simulator atau dalam laboratorium dengan mengecek outputjaringan untuk semua kombinasi nilai input yang memungkinkan. Ketika jumlahinputnya besar, biasanya memungkinkan untuk mencari rangkaian pola pengujianyang relatif )cecil yang akan menguji semua gate yang mungkin salah dalamjaringan tersebut. Metode untuk penurunan pola uji dideskripsikan dalam Miczo,Alexander, Digital Logic Testing and Simulation. Harper and Row, 1986.

Jika suatu outputjaringan salah untuk beberaparangkaian nilai input, mungkinhal ini berk~itan dengan beberapa kemungkinan penyebab :

I. Disain yang tidak tepat

2. Hubungan gate salah

3. Tanda input ke jaringannya salah.

Jika jaringan tersebut dibangun di laboratorium, kemungklnan penyebablain meliputi :

4. Gate rusak

5. kabel penghubung cacatlrusak

Untungnya, jika output dari jaringan logika kombinasional salah, sangatmudah untuk menentukan permasalahannya secara sistematis dengan memulaipada output dan menelusuri balik jaringan tersebut sampai kerusakannyaditemukan. Misalnya, jika gate outputnya mempunyai output yang salah daninputnya salah, maka gate tersebut salah dihubungkan, gate yang mengendalikaninput ini mempunyai output yang salah, atau saluran inputnya rusak.

CONTOH : Fungsi F =AB(C'D + CD') + A'B'(C + D) dinyatakan denganjaringan berikut ini :

SOALDISAIN

/ndikator Tujuh-Segmen

Beberapa permasalah yang melibatkan disain suatu jaringan untukmengendalikan indikator tujuh-segmen (Lihat Gambar 10-6). lndikator tujuh-segmen dapat digunakan untuk menayangkan setiap salah satu dari digit desimalo sampai 9. Misalnya, "I" ditayangkan dengan menyorot segmen 2 dan 3, "2"dengan menyorot segmen 1,2,7,5, dan 4, sedangkan "8" dengan menyorotkansemua ketujuh segmen. Sebuah segmen disorot ketika logika 1 diaplikasikanpada input yang berkorespondensi pada modul penayangan.

Gambar 10-6 Jaringan yang Mengendalikan Modul Penayangan Tujuh-Segmen

10.1 Disain suatu konverter kode BCD 8-4-2-1 untuk mengendalikan indikatortujuh-segmen. Ke-empat input ke jaringan konverter (A, B, C, D dalamGambar 10-6) mewakili digit desimal kode biner 8-4-2-1. Asumsikan bahwahanya kombinasi input yang mewakili digit 0 sampai 9 dapat terjadi sebagaiinput, sehingga kombinasi 1010 sampai 1111 tidak dipedulikan. Disainlahjaringan anda hanya dengan menggunakan gate NAND 2 dan 3 input sertainverter. Cobalah untuk "meminimalkan jumlah gate yang diperlukan.Variabel A, B, C, dan D akan dapat digunakan dari tombol "toggle" .

376

-- ----

Seven-SegmentIndicator.

XI

x2I 1

X)2

6' 121

Inp",' From{ ;3Network X4

TOl!:g(e to be 4Swit;ht:s C Designed Xs

5

5f 31D XI)

X76

7 4

F

Gambar 10-5 Jaringan Logika dengan Output Salah

Ketika seorang siswa membangun jaringan di laboratorium, dia akanmendapatkan bahwa ketika A =B =C =D =I, output F mempunyai nilai salah,dan bahwa output gate-nya ditunjukkan dalam Gambar 10-5. Alasan bahwa nilaipada F salah dapat ditentukan sebagai berikut :

I. Output gate 7 (F) adalah salah, namun output yang salah ini konsistendengan input pada gate 7, yaitu I + 0 = l. Oleh karenanya, salah satu inputke gate 7 pasti salah.

2. Agar supaya gate 7 mempunyai output yang tepat (F =0), kedua input hamsO.Oleh karenanya, output gate 5 adalah salah. Namun demikian, output gate5 konsisten dengan inputnya karena 1 _ 1 _ 1 = 1. Sehingga, salah satuinputnya ke gate 5 pasti salah.

3. Baik output dari gate 3 yang salah atau input A atau B ke gate 5 yang salah.Karena C'D + CD' =0, output ke gate 3 juga salah.

4. Output gate 3 tidak konsisten dengan output gate I dan 2 karena 0 + 0 _ 1.Oleh karenanya, salah satu input ke gate 3 dihubungkan secara salah, makagate 3 rusak, atau salah satu input yang menuju pada gate 3 rusak.

Contoh di atas menggambarkan bagaimana menemukan kesalahan dalamsuatu jaringan logika dengan memulai pada gate output dan menelusuri batiksampai hubungan yang salah atau rusak ditemukan.

375